55/65nm工艺对数字后端的影响

yueluofenghen · 发表于 2010-7-6 14:27:29

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本帖最后由 yueluofenghen 于 2012-6-6 10:26 编辑

目前要接触到55nm工艺，但是之前基本上完全木有了解。不知道相比0.13的工艺，在数字后端APR的过程当中有哪些不同的，或者说需要注意的地方？
希望知道的兄弟姐妹们看在党国的份儿上拉兄弟一把啊。。。。
文档在下面！麻烦大家多看两行。。。。
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因为很多人找我要这个文档，所以我还是贴出来吧，有东西大家分享。
再次感谢nextic！

nextic · 发表于 2010-7-6 14:52:34

发了个文档给你，希望有帮助噢

yueluofenghen · 发表于 2010-7-6 18:14:40

本帖最后由 yueluofenghen 于 2012-6-6 10:29 编辑

非常感谢楼上！大概看了一下，很好的文档，回去仔细看看应该能对65的工艺有大概了解。
同时希望各位xdjm继续多多指教，呵呵
文档在1楼！！！！！

yueluofenghen · 发表于 2010-7-8 09:42:49

不能沉，自己顶起！

hitten · 发表于 2010-7-8 18:11:32

1# yueluofenghen
我虽然还没做过65，45的后端，但是没听说过55啊？

nextic · 发表于 2010-7-9 12:45:46

1# yueluofenghen
我虽然还没做过65，45的后端，但是没听说过55啊？
hitten 发表于 2010-7-8 18:11

登录/注册后可看大图

65的shrink 版

yueluofenghen · 发表于 2010-7-9 13:00:04

楼上正解。继续期待达人指点中。。。

yohuang · 发表于 2010-7-10 14:42:16

对于65nm以下的工艺，几个方面要注意:
1. 最好保持一致的poly direction，以确保最少的variation.
2. wire的电阻会比.13明显增大，所以routing length不能太长，不能动辄1000um这么绕，多长的wire需要插一个repeater需要优化考虑
3. IR drop/EM（电迁移现象）需要开始考虑进来，所以需要做验证。要定好power structure 以避免过于浪费routing track或者过大的IR drop.
4. 信号之间的耦合，因为当wire间距为最小时，wire的厚度相对于宽度带来的cap就比较大，厚度带来的cap就是coupling,所以要考虑coupling的影响。
5. wire延迟在总延迟中占的比例逐渐提高，所以floorplan的时候，信号交流比较多的要比较临近，避免routing太长。最好能够分析一下gate/wire的延迟对critical path延迟的影响，不要过于依赖经验。
6. 电阻开始随着wire spacing的变化而变化，因为wire现在很窄，刻蚀抛光受间距的影响越来越大，所以对于绕线很长的地方，一个可以注意加宽线宽，另外间距也是一个调整因素。
7. process variation越来越大，同时满足ss/tt/ff corner setup/hold变得越来越难，以前可能不需要检查太多的corner/voltage情况，现在要更仔细检查了。另外，时钟树的综合：wire track/device的选取也需要更加注意。

现就想到这吧，我也没做过布局布线，目前能猜想到的情况也只有这些了。

gbsid · 发表于 2010-7-11 13:57:35

很好的问题，期待很好的答案

川上鲁夫 · 发表于 2010-7-11 15:47:07

支持8#

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