decap管子漏电

fightshan

芯片中用3.3V NMOS管对3.3V电源供电做decap，gate接电源，其余三端接地，现在客户发现有一个芯片有200uA漏电，Thermal分析可见芯片有一处亮点，就在一个decap电容上，按照我以前的经验，gate被软击穿了，这个概率发生的挺小的，而且目前就一颗有问题，但是客户盯着这个问题不放，实测这个fail的芯片，ESD保护都还是正常的。
我的问题是，ESD有没有可能设计的不够好让静电越过了电源上的clamp干掉了芯片中某个连接到电源和地之间的NMOS管子gate？这种情况对于大规模量产是不可避免的？一般有多大发生概率？有没有可能是芯片制造过程中某个NMOS的gate比较薄弱，导致软击穿发生？芯片都是通过了超标准ESD测试的，如何跟客户解释这个问题？或者客户想复现这个问题，有可能通过打更高的ESD来复现吗？

nanke

就算时低压decap都很少出现击穿，高压概率应该非常低。不同于其它器件，大面积的decap是可以分担电流的，如果只从一个点跑，那有可能是不够均匀导致电流。亮点显示在decap不一定是decap导致，可以再查一下。不一定是esd，有可能是浪涌。不一定是芯片的问题，有可能是使用不当或者外围esd防护不够。

fightshan

   

nanke 发表于 2025-8-25 11:34
就算时低压decap都很少出现击穿，高压概率应该非常低。不同于其它器件，大面积的decap是可以分担电流的，如 ...

几乎可以肯定是decap的gate问题，这个我还挺有经验的，这个工艺之前做耐久测试某个电路就出现过管子gate软击穿的问题（不是ESD），delayer分析到contact，可见gate上的某些CONT颜色明显和正常的管子不一样，这些CONT在SEM下看到的颜色比正常的要亮，这次这个我敢肯定也是这样，如果是你说的浪涌，有没有什么实验可以复现浪涌这种情况的？

nanke

   

fightshan 发表于 2025-8-25 15:16
几乎可以肯定是decap的gate问题，这个我还挺有经验的，这个工艺之前做耐久测试某个电路就出现过管子gate ...

浪涌和EMC这种算是系统级的测试，芯片级esd是系统级浪涌的最后一道防线。浪涌一般就类似插拔电源和雷击这种，会有更大的能量，做整机pcb之类的人接触得更多一些，需要送到专门的实验室测试。
这种只出现一颗芯片的不会去花时间debug，因为其概率有可能是0难以复现。
这个漏电确定是送到客户那边后再出现问题的吗？有没有可能是漏筛的。

nanke

可以找下esd测试报告，esd标准一般是i-v曲线电流是否增大超过给定范围，不排除打esd后电流有变化200uA没触发esd fail。

jjtian_Jasper

这部分带点工作时打ESD试试，可能会复现

elone

如果只是一颗芯片出问题，会不会是制造的良率问题。中测成测给筛出来不就行了

knowworlds

我碰到过CDM导致的GATE漏电。看CDM I-V曲线还算正常，但实际上已经在漏电了，因为function不正常。你测试这个芯片的ESD到了多少，可能和我碰到的类似把，就是刚好卡在ESD边界上，漏又没漏多少，但是确实又漏电了。

fightshan

   

knowworlds 发表于 2025-8-26 13:38
我碰到过CDM导致的GATE漏电。看CDM I-V曲线还算正常，但实际上已经在漏电了，因为function不正常。你测试这 ...

这个不是ESD测试发生的问题，是客户实际使用的过程中发现的，ESD测试都是通过的，CDM打到700V没问题，而且客户头一天刚组装完模组，第二天才发现模组有漏电排查到是我们芯片的问题。

knowworlds

   

fightshan 发表于 2025-8-26 14:32
这个不是ESD测试发生的问题，是客户实际使用的过程中发现的，ESD测试都是通过的，CDM打到700V没问题，而 ...

我想表达的就是所谓的ESD没问题，实际上可能有问题。ESD厂家判断ESD有没有问题只是I-V曲线，但这不代表Gate漏电不发生。你可以找个片子，CDM继续往上打，当ESD I-V出现明显异常直接报fail的芯片，有没有这种Decap漏电导致的发光就知道了。或者就按楼上说的，如果真就一颗芯片，没影响良率。也别管了。都3.3V的管子，肯定是大工艺，还是便宜。