用verilog设计TDC该如何仿真delay？（设计dpll）

icroad

   

SilverCrow 发表于 2025-4-25 16:36
这个是吗 没仔细看

看看

TonyBuster

你好，我现在也在做ADPLL，不过也才刚接触，我打算做TDC+DLF+DCO，基于计数器模块的ADPLL，请问了解这种结构的TDC和DLF模块能不能由verilog完全实现并且综合布局布线，并上板验证。另外我想先从simulink搭建ADPLL入手，看看参数，请问有没有什么好的方法？