用verilog设计TDC该如何仿真delay？（设计dpll）

清水河畔拧螺丝

tanborui123 发表于 2025-4-24 16:17
没听说过,我感觉你理解错你老师的意思了，至少目前的全数字PLL这个名称代表的还是数模混合电路，至少到今 ...

还想请问大佬TDC一般是怎么个设计流程啊，delay在virtuoso中自己搭吗？那数字部分如何加进去？

tanborui123

清水河畔拧螺丝 发表于 2025-4-24 16:26
还想请问大佬TDC一般是怎么个设计流程啊，delay在virtuoso中自己搭吗？那数字部分如何加进去？
...

独立的TDC不需要数字部分啊，数字部分是用来处理你的TDC数字输出的，比如基于分频器的ADPLL，TDC后接到数字滤波器，数字滤波器这部分就是纯数字设计，就是可以综合出来的。

清水河畔拧螺丝

tanborui123 发表于 2025-4-24 16:56
独立的TDC不需要数字部分啊，数字部分是用来处理你的TDC数字输出的，比如基于分频器的ADPLL，TDC后接到数 ...

谢谢，我大概明白了！如果我设计一款包含flash结构的TDC，基于分频器的数字锁相环，是不是在virtuoso中设计TDC与DCO，数字环路滤波器与分频器用verilog设计再定制成stdcell进行ams混合仿真？请问前期有必要进行matlab建模吗？
不好意思问题有一些多，做这方面设计流程的资料太少了，老师也没有指导，只是让看isscc jssc

liuzexue

清水河畔拧螺丝 发表于 2025-4-24 17:53
谢谢，我大概明白了！如果我设计一款包含flash结构的TDC，基于分频器的数字锁相环，是不是在virtuoso中设 ...

你现在还处在完全不懂的状态，最好找组里的师兄师姐带带你。

清水河畔拧螺丝

tanborui123 发表于 2025-4-24 18:10
大概是这个样子的，前期所有的工作比如环路参数选择，环路行为级仿真肯定先要在matlab，simulink上跑一遍 ...

好的谢谢大佬！

清水河畔拧螺丝

liuzexue 发表于 2025-4-24 19:26
你现在还处在完全不懂的状态，最好找组里的师兄师姐带带你。

师兄师姐好像也都没怎么做过数字pll

Eclipse17

清水河畔拧螺丝 发表于 2025-4-24 17:53
谢谢，我大概明白了！如果我设计一款包含flash结构的TDC，基于分频器的数字锁相环，是不是在virtuoso中设 ...

别看什么isscc和jssc，你连基础都还没打好，你们这老师也够不负责的，我估计他自己什么也不会，看这种，ADPLL只有滤波器是自己综合，频率太高或者太低都不好综合，你后面的MMD也是运行在GHz情况下，拿什么综合，你现在先看点硕博的毕业论文，然后看点网课B站的李志毅老师以及聂凯明老师都讲得非常不错，我建议你从CPPLL开始学起，ADPLL还是吃积累。

清水河畔拧螺丝

Eclipse17 发表于 2025-4-25 14:24
别看什么isscc和jssc，你连基础都还没打好，你们这老师也够不负责的，我估计他自己什么也不会，看这种，A ...

谢谢学长，这两个大佬的视频我都在看，现在在看李志毅老师的微电子学，没想到adpll这么难，感觉大创做这个难度太高了

SilverCrow

这个是吗 没仔细看

清水河畔拧螺丝

SilverCrow 发表于 2025-4-25 16:36
这个是吗 没仔细看

谢谢大佬！不过这种结构的太复杂了，我最基础的结构都没学太明白