用verilog设计TDC该如何仿真delay？（设计dpll）

清水河畔拧螺丝

用门级搭建，似乎没法手动加delay，否则就没办法综合。还有即使采用各种结构也没法控制精确的delay，这该如何和输入频率以及分频器相匹配？求大佬解惑

tanborui123

清水河畔拧螺丝 发表于 2025-4-24 17:53
谢谢，我大概明白了！如果我设计一款包含flash结构的TDC，基于分频器的数字锁相环，是不是在virtuoso中设 ...

大概是这个样子的，前期所有的工作比如环路参数选择，环路行为级仿真肯定先要在matlab，simulink上跑一遍，当然你要是愿意你也可以verilogA，但是还是matlab和simulink速度快，不过如果你非常优秀的话可以直接上硬件设计语言或者system verilog这一类设计语言，天生就适合离散域处理，速度更快。说白了这种电路比传统的模拟PLL复杂的不止几倍，你慢慢来吧

Eclipse17

如果要精确的Delay一般要用DLL和VCDL产生，看你对Delay延时要求大吗，不大的话，你用一个时钟打一拍以后在输出应该也可以

nanke

就算是delayline也是模拟定制的，像stdcell一样，不会用综合的方法设计。

清水河畔拧螺丝

Eclipse17 发表于 2025-4-24 14:09
如果要精确的Delay一般要用DLL和VCDL产生，看你对Delay延时要求大吗，不大的话，你用一个时钟打一拍以后在 ...

请问用时钟打一拍可以实现较小的延迟吗？我查了一下似乎只能实现将近T的延迟，但是传统的这种TDC中delay应该远小于T吧

                               
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清水河畔拧螺丝

nanke 发表于 2025-4-24 14:31
就算是delayline也是模拟定制的，像stdcell一样，不会用综合的方法设计。

那是不是就没有办法实现全综合数字pll啊？老师给的题目是这个

tanborui123

哪有全数字综合PLL，振荡器难道能数字综合出来呢？现在的ADPLL都是数模混合设计，分为基于分频器或者计数器两种大类，本质还是模拟电路

清水河畔拧螺丝

tanborui123 发表于 2025-4-24 16:11
哪有全数字综合PLL，振荡器难道能数字综合出来呢？现在的ADPLL都是数模混合设计，分为基于分频器或者计数器 ...

请问用环形振荡器呢，这样的话可以纯数字实现吗

tanborui123

清水河畔拧螺丝 发表于 2025-4-24 16:14
请问用环形振荡器呢，这样的话可以纯数字实现吗

没听说过,我感觉你理解错你老师的意思了，至少目前的全数字PLL这个名称代表的还是数模混合电路，至少到今年的ISSCC为止没看到学术或者产业界有更新的概念出来

清水河畔拧螺丝

tanborui123 发表于 2025-4-24 16:17
没听说过,我感觉你理解错你老师的意思了，至少目前的全数字PLL这个名称代表的还是数模混合电路，至少到今 ...

好的，谢谢！