关于smic40中对于AA（active area）的最大space要求的讨论

Annie_kyohou

在smic40中，有一个rule，我一直是抱有疑问的，但是内心给他的答案是机械应力，rule如下：

                               
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他说的是最大的STI width是不能超过10，但是只要求两边满足即可，另外两边超过了是没有报错的，AA以外是STI这个认识我是有的，所以我觉得它这个rule就是为了防止STI对AA的机械应力过大才设置的一个rule，但是这又会引发什么效果呢？难道是S那边制造存在问题？STI过大就会导致断裂啥的，然后芯片平均寿命会降低吗？大家都来讨论一下呗，咱们集思广益一下，因为我在tsmc40是没有遇到过这个问题的，或者说，smic这边的rule太严了，很容易就产生这个rule，我们如果需要制造，这个rule是否建议我们去waived掉呢？

bubushenghua

以我的理解。smic40nm。这个rule是R。而且这个R rule在验证DRC的文件中明确写：R rule只是针对smic内部员工的一个rule。你可以看看这个文档里的R rule怎么写。之前看的。我画的模块都是忽略这个错误的。不知道说的对不对。欢迎指正。

zcwolf

最终顶层需要满足density要求也会撒AA dummy， 基本10X10的area一定会有AA， 所以这个drc一般也不会有。

李幕白

我们如果需要制造，这个rule是否建议我们去waived掉呢？
答：制造厂，对于这个RULE肯定是不能忽略的。如三楼所说，在模块级不加Dummy的情况下会出现这个DRC是可以暂时忽略的，在芯片级，一定是会加均匀的OD/PO/METAL的Dummy layer来解决各类密度问题，那么这个Rule其实也是可以归类到密度问题一类。

本征半导体

这个问题，是在top去解决的关于aa的密度问题。你去calibre rule里面看超过一定的区域才会触发这个rule，进一步证明小模块不用去考虑

Annie_kyohou

zcwolf 发表于 2024-12-31 10:21
最终顶层需要满足density要求也会撒AA dummy， 基本10X10的area一定会有AA， 所以这个drc一般也不会有。 ...

不是，你们理解错了，这不是density的问题呀，你看清楚，这是STI的问题，这是由于STI的width过大了，你撒AA是一部分，但是你能撒在POLY 电阻下面吗？我们遇到这个问题主要就是在poly电阻的情况下遇到。

Annie_kyohou

Annie_kyohou 发表于 2024-12-31 17:09
不是，你们理解错了，这不是density的问题呀，你看清楚，这是STI的问题，这是由于STI的width过大了，你撒 ...

也就是说，这个rule和density的rule是不冲突的，即使你满足了density的rule，这个rule依然不会过的！

zcwolf

Annie_kyohou 发表于 2024-12-31 17:11
也就是说，这个rule和density的rule是不冲突的，即使你满足了density的rule，这个rule依然不会过的！
...

可能我没做过40的，不太了解40的电阻。28和12的话poly电阻都是自带AA DUM层次的 而且10X10区域没AA的话基本不能过density

zcwolf

zcwolf 发表于 2024-12-31 17:17
可能我没做过40的，不太了解40的电阻。28和12的话poly电阻都是自带AA DUM层次的 而且10X10区域没AA的话基 ...

不过我认为 这个rule没必要waive 风险的话先不谈 主要不是很难处理 比如在poly电阻处 只需要稍微加大poly的的space 然后在中间插AA DUM

李幕白

Annie_kyohou 发表于 2024-12-31 17:09
不是，你们理解错了，这不是density的问题呀，你看清楚，这是STI的问题，这是由于STI的width过大了，你撒 ...

POLY电阻能洒满10umX10um区域吗，不确定40nm对POLY的要求是怎样的，按照我对22/28nm的理解，对POLY的约束如下，PO.A.3   单块poly面积小于3平方微米。如果调用的POLY电阻器件，设置的最大值只能是1umX3um，且周边自带dummy od。  不会发生10umX10um内都是POLY的情况。