set_clock_uncertainty 挽救不稳定的时钟【已解决】

ljianlin

   

Patrick0809 发表于 2024-12-3 14:24
1、时钟由12M变为8M，时钟上升沿到来变晚，但是path delay没变，所以setup会更加乐观。

> 1、时钟由12M变为8M，时钟上升沿到来变晚，但是path delay没变，所以setup会更加乐观。


这个理解没有问题。所以 setup 一般只需要考虑最高频率下（12M）能过，比它低的频率 (10M / 8M 等等) 肯定也能过，STA一般都用最高频率来检查setup 部分。

> 2、时钟变慢，上一级d触发器q端产生的信号高电平时间相应的变长，所以不会影响下一级d触发器的hold。



hold time的定义，是对start point 和 end point 寄存器同一个上升沿来检查的，因此跟频率无关。有些STA的入门资料介绍这个，附带有时序图，
大概看看就比较清楚，或者直接先记住这个结论，有时间再看资料也可以。

Patrick0809

   

ljianlin 发表于 2024-12-3 14:43
> 1、时钟由12M变为8M，时钟上升沿到来变晚，但是path delay没变，所以setup会更加乐观。

感谢您的答复，我去理解下hold同周期检查。

milkliu