set_clock_uncertainty 挽救不稳定的时钟

Patrick0809

记录下面对不稳定时钟时，fix timing violation的方法。（新手小白第一次做数字ic全流程）

项目为一颗数模混合芯片，数字模块的时钟由模拟产生，需求为10M，但是不同conner下的时钟仿真出来的频率很不稳定，大概是8-12M；一套流程跑下来之后，在后仿的时候，改变时钟的频率，网表直接罢工了，全是timing vioation。

这时学pt的室友告诉我一个时钟的约束，set_clock_uncertainty ，可以把他设为0.2来假设时钟的不稳定性。在dc时加入该约束，吐出的网表有很多hold violation。但是dc做不到的，交给icc来做，pr之后icc完美解决所有的hold violation，eco fix DRC之后突出网表和反标sdf拿去后仿，在时钟8M时完美运行，没有任何violation。在时钟约为12M时，vcs会报有几个cell有timing vioaltion，但是看了下输出还没被影响到，也算是有惊无险，后续再去研究有timing violation的cell具体违例的时序。

分享一下fix的过程，也希望大佬可以纠正一下错误。

Patrick0809

哦对了，我的设计比较小，只有两千多个cell，时钟也很慢，工艺也非常大，162nm，所以修起来很顺利；但是时钟偏差这么大应该时不会发生在大的设计上的吧。

ywwuyifan

clock jitter确实是用uncertainty去cover的，但是你这个jitter未免有点太大了

Patrick0809

ywwuyifan 发表于 2024-12-2 12:36
clock jitter确实是用uncertainty去cover的，但是你这个jitter未免有点太大了

没办法，这是模拟那边得到最稳定的时钟了，虽然8M 12M分别是ff ww conner的，但是我这边也得进行仿真

lzqxiang

直接用最快的8M*1.05的时钟+200ps的setup uncertainty

Patrick0809

lzqxiang 发表于 2024-12-2 14:46
直接用最快的8M*1.05的时钟+200ps的setup uncertainty

可是我加了20%的uncertainty之后，后仿和pt都通过了，还需要改约束么。

八云紫

楼主学ic前端看的什么书呀

Patrick0809

八云紫 发表于 2024-12-2 16:38
楼主学ic前端看的什么书呀

emmm，我纯新手，都是入职跟项目学的，跟项目学的快

omityoung

为什么不按最快的时钟做。 12M能满足， 8M肯定也能跑呀

lzqxiang

Patrick0809 发表于 2024-12-2 16:21
可是我加了20%的uncertainty之后，后仿和pt都通过了，还需要改约束么。

抱歉，我这里说错了。

一般的时钟约束，是用最快的时钟频率乘以一定的倍数，再加上一定的uncertainty
您是8~12M，最快是12M，约束的时钟频率就是12*1.05=12.6M，周期是79.36ns
我一般留5% 的频率裕量
setup uncertainty要按照工艺厂要求，你这个设计我不了解。就按照0.2ns来算
我的约束得到的最大延时：79.36 - 0.2 = 79.16ns

您设置10M，周期是100ns。20%uncertainty是20ns。
得到的最大延时：100 - 20 = 80ns

算起来没我的严格，只要能满足您的设计要求就行的。