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1. STA 的基本原理,setup 在高时钟频率(12M)能满足, 肯定在比较低的频率(8M)也能满足
2. hold 不受频率影响,12M的时候 hold有违例,就算降到1M, 那个违例还在,违例的大小基本不变。
当然,不排除你这个 chip 在工作的时候温度 / 电压的一些变化导致它跑出 PT 的工艺 corner覆盖范围,
从而导致 hold 违例,但是加 20% clk uncertainty 还是有点多。不过基于你的时钟稳定性不好,也许可以理解加这么多的margin, 只要能过就可以,
最多是over-constrainted 浪费点面积功耗。
另外比较好奇,用的什么工艺和时钟生成方法。按理说 CMOS PLL 产生 10MHz的时钟是很成熟的设计,如果常规的PLL在不同corner 下也是类似的时钟波动范围,
那其实不用加这么多 uncertainty margin, 可以看看 pt sdc是不是有其它约束没有加全,导致pt 看不到仿真时候的一些 timing path.
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