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楼主: Patrick0809

[解决] set_clock_uncertainty 挽救不稳定的时钟

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 楼主| 发表于 昨天 09:03 | 显示全部楼层


omityoung 发表于 2024-12-2 18:02
为什么不按最快的时钟做。 12M能满足, 8M肯定也能跑呀


应该是有时序收敛的问题,12M能满足的建立时间和保持时间,8M下不一定能满足吧
 楼主| 发表于 昨天 09:25 | 显示全部楼层


lzqxiang 发表于 2024-12-2 18:04
抱歉,我这里说错了。

一般的时钟约束,是用最快的时钟频率乘以一定的倍数,再加上一定的uncertainty


感谢您答复,学习了,我设的20%属于是歪打正着了
发表于 昨天 09:46 | 显示全部楼层
你们的pll 太不稳定了,uncertainty 都要过20ns,那面积不会爆吗?为了修hold,要加多少buffer?
 楼主| 发表于 昨天 09:54 | 显示全部楼层


quanqiutong 发表于 2024-12-3 09:46
你们的pll 太不稳定了,uncertainty 都要过20ns,那面积不会爆吗?为了修hold,要加多少buffer? ...


我们的设计很小很小,只有2000多个cell,面积其实也没太大的变化,我们的要求就是能用就行,毕竟我们是草台班子。
发表于 昨天 10:05 | 显示全部楼层


quanqiutong 发表于 2024-12-3 09:46
你们的pll 太不稳定了,uncertainty 都要过20ns,那面积不会爆吗?为了修hold,要加多少buffer? ...


我也想知道后端咋解决的,估计会更改hold的uncertainty
发表于 昨天 10:45 | 显示全部楼层


曦玄 发表于 2024-12-3 10:05
我也想知道后端咋解决的,估计会更改hold的uncertainty


估计他们的data path比较长,超过20ns,所以hold 影响就很小,所以很容易就解决了。
发表于 昨天 10:54 | 显示全部楼层


Patrick0809 发表于 2024-12-3 09:03
应该是有时序收敛的问题,12M能满足的建立时间和保持时间,8M下不一定能满足吧
...


1. STA 的基本原理,setup 在高时钟频率(12M)能满足, 肯定在比较低的频率(8M)也能满足


2. hold 不受频率影响,12M的时候 hold有违例,就算降到1M, 那个违例还在,违例的大小基本不变。
    当然,不排除你这个 chip 在工作的时候温度 / 电压的一些变化导致它跑出 PT 的工艺 corner覆盖范围,
   从而导致 hold 违例,但是加 20% clk uncertainty 还是有点多。不过基于你的时钟稳定性不好,也许可以理解加这么多的margin, 只要能过就可以,
   最多是over-constrainted 浪费点面积功耗。

另外比较好奇,用的什么工艺和时钟生成方法。按理说 CMOS PLL 产生 10MHz的时钟是很成熟的设计,如果常规的PLL在不同corner 下也是类似的时钟波动范围,
那其实不用加这么多 uncertainty margin, 可以看看 pt sdc是不是有其它约束没有加全,导致pt 看不到仿真时候的一些 timing path.
 楼主| 发表于 昨天 14:15 | 显示全部楼层


曦玄 发表于 2024-12-3 10:05
我也想知道后端咋解决的,估计会更改hold的uncertainty


我是做前端的,项目后端没人做,我硬顶上的,之前没学过。所以我这个“后端”也想不到什么好的解决办法了,只能牺牲点面积和功耗。
 楼主| 发表于 昨天 14:17 | 显示全部楼层


quanqiutong 发表于 2024-12-3 10:45
估计他们的data path比较长,超过20ns,所以hold 影响就很小,所以很容易就解决了。
...


时钟比较慢,report timing的slack都很大,70多ns,可能是因为这个时序比较好修。具体还不是很懂
 楼主| 发表于 昨天 14:24 | 显示全部楼层


ljianlin 发表于 2024-12-3 10:54
1. STA 的基本原理,setup 在高时钟频率(12M)能满足, 肯定在比较低的频率(8M)也能满足


1、时钟由12M变为8M,时钟上升沿到来变晚,但是path delay没变,所以setup会更加乐观。


2、时钟变慢,上一级d触发器q端产生的信号高电平时间相应的变长,所以不会影响下一级d触发器的hold。

模拟跑的是-40到125°的仿真,得出的数据;模拟部分是反向来的,原来芯片自带的一个PLL产生的时钟,我也看不懂,只能相信模拟部门给的数据。

面积的话,影响不是很大,原芯片port摆放基本都摆在core top了,我pr时稍稍比综合之后算出来的面积加大了一点,否则core top部分的布线会阻塞。更改dc的clk uncertainty为20%后,我pr的core面积没变,还是摆下了,归功于设计比较小吧,毕竟只有两千个cell。

不知道我上面的理解对不对,谢谢您的指点。
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