LDO中buffer级加入后工作点仿真

xuwenwei

小磊IC 发表于 2024-11-8 15:38
加了个100mA的电流

你先把这个负载拿掉 看看，要是没问题 你加上有问题的话 你把 驱动管 size 搞的大一点 你这个结构本身就会限制驱动管栅极电压，你电压下不去，驱动能力有限的

acrofoxAgain

小磊IC 发表于 2024-11-8 15:09
您的意思是，我现在出现这样的情况，是LDO的输出电压不满足使用这种结构的要求吗
...

是误差放大器输出最低电压的情况下仍然无法驱动调整管输出所需的负载电流，而你给负载挂的是理想电流源，它会把LDO拉到负电位以维持KCL。

小磊IC

xuwenwei 发表于 2024-11-8 15:43
你先把这个负载拿掉 看看，要是没问题 你加上有问题的话 你把 驱动管 size 搞的大一点 你这个结构本身就 ...

我试了一下，还真是，去掉之后就正常了，非常感谢您，但是如果要求要带载100mA的负载（capless），应该怎么进一步调整结构呢?

小磊IC

acrofoxAgain 发表于 2024-11-8 15:44
是误差放大器输出最低电压的情况下仍然无法驱动调整管输出所需的负载电流，而你给负载挂的是理想电流源， ...

对的，非常感谢，确实是这样

xiaoAfeng

小磊IC 发表于 2024-11-8 15:44
我试了一下，还真是，去掉之后就正常了，非常感谢您，但是如果要求要带载100mA的负载（capless），应该怎 ...

1.8v 带载100mA 你功率管尺寸多大

小磊IC

xiaoAfeng 发表于 2024-11-8 15:58
1.8v 带载100mA 你功率管尺寸多大

目前给的是900u/150n

67630736

你第二张图中的，折叠cascode放大器的输出，源跟随器的输入端电压是88mV，这表明第一级放大器工作点不正确，整个环路恐怕没有多少增益。
这件事情发生的原因在于PMOS输入的源跟随器会把电压向上抬升一个VGS，这表明输出端的摆幅会偏向于电源一侧，你使用PMOS作为驱动管，相对于没有源跟随器时，PMOS的|Vgs|会比之前更小，达到相同电流能力时你会需要更大尺寸的驱动管。

小胡好好学习

小磊IC 发表于 2024-11-8 15:38
加了个100mA的电流

很明显是你加的理想电流源，电流太大，把输出节点拉成负值了。你把负载换成电阻就不会出现负值的问题了。

小胡好好学习

一般ldo负载电流都用开关加电阻的方式吧，理想电流源仿真会拉成负的

小磊IC

小胡好好学习 发表于 2024-11-8 16:19
一般ldo负载电流都用开关加电阻的方式吧，理想电流源仿真会拉成负的

是这样啊，请问，如果负载电流以这种形式加入，怎么判断我能带载多少电流呢，用V/R？