PLL小数分频CP非线性折叠噪声

高鹏

求问，小数分频时，由于CP中的非线性会把sdm的高频噪声折叠到低频，这个可以通过系统性仿真或者建模得到仿真结果不？就是想仿真到目前CP中的这个线性度对折叠噪声还有多大的影响。但是好像仿真不出来，因为总的噪声都是单个仿真，然后代入到MATLAB中拟合出来的结果。

sskidtf

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高鹏

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tanborui123

我之前在simulink上试过，可以看到折叠回低频的噪声，但是我不敢确定准确性如何

高鹏

tanborui123 发表于 2024-8-12 16:09
我之前在simulink上试过，可以看到折叠回低频的噪声，但是我不敢确定准确性如何 ...

这个折叠噪声能通过CP仿真去改善检测出来吗？比如数我目前CP的失配是10%得到一个总的噪声曲线，然后我加Ibleed使它偏移到线性区域得到一个噪声曲线，是实际通过bench仿真得到，还不是通过理想的建模得到这个噪声曲线，不知道能不能做到，您那个simulink应该还是用的理想的模型得到的折叠噪声吧？还是说实际得到的各个模块的噪声，后面拟合出来的，谢谢。

tanborui123

高鹏 发表于 2024-8-12 16:30
这个折叠噪声能通过CP仿真去改善检测出来吗？比如数我目前CP的失配是10%得到一个总的噪声曲线，然后我加I ...

我是直接在simulink做了一个时域的小数pll，在不同的cp电流失配情况下跑了一下，把模型的输出直接拿去做分析，因为是理想模型，噪声就只有SDM的量化噪声，实际上我当时的结果可以看到当给cp的电流添加一个失配，也就是添加非线性后，靠近载波附近的相位噪声曲线明显被抬上去了，但是我不清楚具体的精确度有多少

高鹏

tanborui123 发表于 2024-8-12 16:36
我是直接在simulink做了一个时域的小数pll，在不同的cp电流失配情况下跑了一下，把模型的输出直接拿去做 ...

好的，感谢，您这个应该是通过理想模型得到的，可以用于描述这个现象的存在，但是目前我这边需要实际电路改善线性度仿真得到的效果，还是纯在一些差异。

tanborui123

高鹏 发表于 2024-8-12 16:47
好的，感谢，您这个应该是通过理想模型得到的，可以用于描述这个现象的存在，但是目前我这边需要实际电路 ...

如果你肯花比较多时间也可以跑，大不了就跑trannoise，跑完直接对输出做PSD，和我做的这种模型一样的道理，但是成本有点大，更好的方法暂时想不到

磐磬

SDM噪声本身是一个大信号的行为，仿真testbench里面只需要有实际的PFDCP电路就能得到比较靠谱的结果。

高鹏

tanborui123 发表于 2024-8-12 17:01
如果你肯花比较多时间也可以跑，大不了就跑trannoise，跑完直接对输出做PSD，和我做的这种模型一样的道理 ...

我目前想到的方法是带sdm跑整个小数分频模型的整体bench，分为没有加IBLEED的电流和加IBLEED电流两种情况，分别对应非线性和线性两种，然后对VCO的输出频率做眼图分析，可以看两种不同情况下的jitter，不知道是否可行，您说的直接对输出做PSD是不是也是把整个环路一起跑，然后看CP输出点的PSD还是VCO输出的PSD,求解，还请教一下这个PSD怎么看，单独的跑PFD+CP看输出噪声可以看噪声功率谱密度，整体的还不知道怎么看，目前只想到的是做VCO输出稳定后的眼图看这两种情况下的jitter对比。