PLL小数分频CP非线性折叠噪声

高鹏

磐磬 发表于 2024-8-13 09:57
SDM噪声本身是一个大信号的行为，仿真testbench里面只需要有实际的PFDCP电路就能得到比较靠谱的结果。 ...

您好，能具体说一下怎么跑吗？是带sdm跑整个环路，然后看vco输出频率，做眼图分析吗，还是单独只跑sdm+环路分频器+pfd+cp看cp输出点的噪声？不是很明白

tanborui123

高鹏 发表于 2024-8-13 15:10
我目前想到的方法是带sdm跑整个小数分频模型的整体bench，分为没有加IBLEED的电流和加IBLEED电流两种情况 ...

eye我不知道会不会明显，最终肯定是看vco输出的PSD，之前说错了，你带上sdm在电路中不需要开trannoise，因为反正也只看pfdcp非线性对sdm噪声折叠回低频的影响。至于PSD怎么看，你最后得到的pll输出的时域波形直接用calculator的计算器自带的PSD函数分析就行了，但是这样做缺点就是因为你重点要看低频部分的噪声，这就要求仿真跑的时间非常长，不然PSD出来的图分辨率根本不够看

高鹏

tanborui123 发表于 2024-8-13 15:19
eye我不知道会不会明显，最终肯定是看vco输出的PSD，之前说错了，你带上sdm在电路中不需要开trannoise， ...

您好，就是整个环路锁定后，对VCO的输出频率做PSD对比这两种情况就可以了是吧，一般来说稳定了就可以了吧，还需要稳定很长的一段时间才能看的清楚吗？PSD这个还没怎么用过，不是特别了解，或者在环路中看CP输出的PSD是否也可行了，但是这样的话CP输出的是脉冲电流，还是说应该以VCO输出的频率PSD为准更好，因为最终看的还是VCO输出的频率的噪声情况，谢谢。

tanborui123

高鹏 发表于 2024-8-13 15:32
您好，就是整个环路锁定后，对VCO的输出频率做PSD对比这两种情况就可以了是吧，一般来说稳定了就可以了吧 ...

首先看cp的输出电流psd我不太清楚行不行，因为是跑瞬态不是跑pss，电流波形上有一大堆的glitch，估计很难有好结果，看vco的输出就很直观。第二点是时间当然必须要长，PSD本质就是做fft分析啊，你用来做分析的时间不够长的话，怎么观察到低频部分的噪声呢，比如你要看离载波10kHz处的噪声情况，那么你跑0.1ms才能有一个点落在离载波10kHz的位置。

高鹏

tanborui123 发表于 2024-8-13 16:36
首先看cp的输出电流psd我不太清楚行不行，因为是跑瞬态不是跑pss，电流波形上有一大堆的glitch，估计很难 ...

好的，非常感谢您的指导，不过这个时间也太长了，我跑100us大概都要一天了，还只有10KHz处的一个点，感觉不咋好整，我后面尝试一下，有结果来回复。

高鹏

高鹏 发表于 2024-8-13 17:14
好的，非常感谢您的指导，不过这个时间也太长了，我跑100us大概都要一天了，还只有10KHz处的一个点，感 ...

您好，目前仿真了IBLEED打开或者关断的两种情况，分别对应线性和非线性CP，然后做了带SDM小数分频的整体PLL的仿真,VCO用的理想的，通过对VCO输出频率做PSD，发现IBLEED打开后，锁定频率附近的整体噪声是有大概一个1dB的下降，看起来折叠噪声好像有一些优化，但是不是很明显，通过论文中的一些测试结果看有6dB以上的优化，感觉不知道目前是不是还没有优化到位，同时打开IBLEED与没有打开IBLEED对比，参考spur上升较为明显，大概6-8dB的上升。

高鹏

tanborui123 发表于 2024-8-13 16:36
首先看cp的输出电流psd我不太清楚行不行，因为是跑瞬态不是跑pss，电流波形上有一大堆的glitch，估计很难 ...

您好，目前仿真了IBLEED打开或者关断的两种情况，分别对应线性和非线性CP，然后做了带SDM小数分频的整体PLL的仿真,VCO用的理想的，通过对VCO输出频率做PSD，发现IBLEED打开后，锁定频率附近的整体噪声是有大概一个1dB的下降，看起来折叠噪声好像有一些优化，但是不是很明显，通过论文中的一些测试结果看有6dB以上的优化，感觉不知道目前是不是还没有优化到位，同时打开IBLEED与没有打开IBLEED对比，参考spur上升较为明显，大概6-8dB的上升

Zj1228

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高鹏

Zj1228 发表于 2024-8-28 20:07
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