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[求助] 关于setup timing的疑问

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发表于 2024-5-28 10:40:38 | 显示全部楼层 |阅读模式

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本帖最后由 icliupengzhi123 于 2024-5-28 11:00 编辑

设计里面有一组reg2out分组的一个timing path,根据学习的知识 setup slack=capture+T-(latch+date+UN+setup)

但计算出来的跟工具报告出来的数据相差甚异,想求助下大家根据工具报告的这个图,应该怎么理解这个负的slack,感谢,SYS_CLK_N和SYS_CLK时钟周期都是20ns,output delay=15ns,表里面尤其不懂Other End Arrival Time         10.000,这个是啥,是周期的一半么?
2.png
发表于 2024-5-28 16:32:18 | 显示全部楼层
你这半个周期Output delay还要这么大,那肯定是要violation的
发表于 2024-5-28 16:51:33 | 显示全部楼层
你这是双沿 是半周期检查 不是一个周期
发表于 2024-5-28 17:17:44 | 显示全部楼层
半沿检查,output delay相应减半就行了
发表于 2024-5-28 17:18:02 | 显示全部楼层
可以看到报告里面一个是leading edge 一个是trailing edge所有不是同沿,是
半周期检查
 楼主| 发表于 2024-5-29 10:48:06 | 显示全部楼层


chengkang96 发表于 2024-5-28 17:18
可以看到报告里面一个是leading edge 一个是trailing edge所有不是同沿,是
半周期检查 ...


又学到了,感谢!
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