Delta-sigma ADC中积分器开关时序的问题

qqlpp

   最近一直在学习Delta-sigma ADC，读了一些教材和论文，有个疑问是：例如下图，不同积分器采样相和积分相的开关时序设计成相同或相反有什么区别？经常看到不同的论文采用不同的时序，但都不会说明原因。
               

  


    除此以外，CIFF结构的求和电路也会看到采用不同的时序，有的在采样相求和，有的在积分相求和，包括比较器的控制时钟也会不一样，也不太理解其区别？
                

        

imefox

1、积分器有两种选择，延迟一拍和延迟半拍。分析积分器时序要看传输函数中，分子是z^-1还是z^0.5。第二个图是典型的延迟一拍积分器。第一个图的积分器延迟了半拍，输入在phi2被采样，积分器在phi1输出。
2、比较器输入端的模拟加法器主要看比较器是在哪个相位输出，比如比较器在phi1输出，那么加法器在phi2计算。

qqlpp

imefox 发表于 2023-11-10 08:55
1、积分器有两种选择，延迟一拍和延迟半拍。分析积分器时序要看传输函数中，分子是z^-1还是z^0.5。第二个图 ...

谢谢解答，那是不是不同的选择只对输出的延时有影响，对性能没有影响？

imefox

qqlpp 发表于 2023-11-10 09:45
谢谢解答，那是不是不同的选择只对输出的延时有影响，对性能没有影响？
...

延迟半拍因为速度比较快，对运放和开关的速度要求更高一些。

CountingSheep

最近有同样的问题，讨论学习学习

上述两级积分器不同的时序，如果说z^(-1)变成z^(-0.5)，那么相应的STF和NTF会发生变化，再结合比较器前无源加法器有两种方式，一是φ2对信号相加传输到比较器进行比较，下一时钟周期φ1反馈DAC采样比较结果；二是φ1对信号相加传输到比较器，φ1结束时进行比较。两种情况对STF和NTF是否有影响，有何设计考虑吗

qqlpp

在Understanding Delta-sigma作者的PPT里看到关于延迟一拍和延迟半拍的积分器的讲解，

delay

half-delay

最后一句话那里应该是个笔误？我对这几句话的理解是两种积分器的时序图相同，但half-delay积分器是在同一个时钟周期采样和输出，所以也可以说是一种non-delaying积分器？

时间思路

加法完成后（也就是phi1加，phi2比较，或是phi2加，phi1比较），我感觉比较器在phi1和phi2进行比较似乎没有区别，不管在phi还是phi2得到比较结果，最后反馈回输入的环路时，都是phi2时生效，不知道这样理解有没有道理。

qqlpp

imefox 发表于 2023-11-10 08:55
1、积分器有两种选择，延迟一拍和延迟半拍。分析积分器时序要看传输函数中，分子是z^-1还是z^0.5。第二个图 ...

再请教一下，加法器的时序需要和积分器的时序一起考虑吗？积分和求和的时序一样和相反有何区别，这里又有点晕…另外在p2求和，p1比较的话，p1时比较器的输入端已经和前级断开，这时前一个p2的求和结果是能在比较器输入端保存住的吗？

imefox

qqlpp 发表于 2023-11-10 21:57
再请教一下，加法器的时序需要和积分器的时序一起考虑吗？积分和求和的时序一样和相反有何区别，这里又有 ...

1、加法器的时序一般跟最后一个积分器一样，比如二阶sigma-delta，第二个积分器在phi2积分，加法器也是phi1复位、phi2运算。

2、比较器都会加一个latch，锁住比较结果。比如phi2进行比较器，phi1复位，复位只复位模拟部分，数字输出由锁存器控制仍然保持比较器的输出结果。因此，比较器输出总是在phi2上升沿之后变化。比较器输出也应该在phi2连接到采样电容。可以找一些论文看看，电路的具体实现是怎样的。

jikwiwggip

楼主，可以分享下understanding的PPT吗