HBM测试之自动测试与2-pin手动测试机台结果差异

gan_punk

想请问大家有没有遇到过自动机台测试与手动机台测试HBM结果差异较大的情况？

有没有合理的解释呢？之前看到一些paper报道是由于自动机台relay寄生导致，且还与机台terminal A或者B有关系
如果自动测试不过，但是手动测试pass，那么客户会怎么考虑这个结果呢？
欢迎大家一起交流讨论一下这种现象

u12u34

我遇到过一种情况不知道是不是和你的类似。
我们的有个芯片是数模混合，数字部分IO HBM 1000V，模拟部分IO HBM 4000V，然后我们是按照端口定义的HBM等级。上自动化基台后，数字与模拟相互打1000V是通过的，等验证模拟IO的时候就出现问题了，模拟对模拟能到4000V 但是模拟对数字只有1000V，自动化基台只能看出是1000V，因为所有端口都要兼顾，而手动打的话，能选定特定端口，如果是在模拟与模拟之间打，我们的片子也能过4000V。

gan_punk

u12u34 发表于 2023-8-10 14:03
我遇到过一种情况不知道是不是和你的类似。
我们的有个芯片是数模混合，数字部分IO HBM 1000V，模拟部分IO  ...

我理解一下，模拟对模拟自动打可以过4000V，模拟对数字自动互打只能过1000V
最后一句话有没有写错呢？是不是模拟对数字手动打也可以过4000V？

u12u34

模拟对数字打和数字对模拟打都只有1000V，只要包含数字端口的ESD都只有1000V，所以你手动测试的话，多测几组，可能有一个端口ESD出现问题了，因为基台能全部覆盖而手动测试能通过的组合数目有限，手动测试会有遗漏。

gan_punk

u12u34 发表于 2023-8-10 15:09
模拟对数字打和数字对模拟打都只有1000V，只要包含数字端口的ESD都只有1000V，所以你手动测试的话，多测几 ...

我是遇到一个power pin，机台1000V就失效，TLP curve没问题，所以进行了手动测试，把和这个power pin相关的组合都打了，结果是可以pass 5000V

u12u34

有个问题 你是把机台1000V fail的片子又拿下来打的TLP和手动测试吗? 还是新拿了一颗重新进行的TLP和手动测试？
机台上已经fail的片子可能内部已经短路了，之后的所有测试都可能是失真的。如果是新拿了一颗片子进行TLP和手动测试，那颗机台上1000V失效的可能只是偶然因素。

gan_punk

u12u34 发表于 2023-8-11 11:17
有个问题 你是把机台1000V fail的片子又拿下来打的TLP和手动测试吗? 还是新拿了一颗重新进行的TLP和手动测 ...

不是，机台fail 1000V这个结论是可靠的，因为测试了3颗以上；TLP测试是用的fresh芯片，手动测试也是fresh芯片，且手动测试也打了3颗以上

fei_SH

我觉得，pin to pin的手动测试更能表征实际的ESD事件。自动测试机台是为了节约测试时间，IO to IO测试是简化模式。虽然能大部分的cover ESD的评估结果，不过还是不完全的，而且还可能带来偏好或者偏差的结果。比如 IO to IO测试只会找到最弱的一条ESD path先开启，而所有非测试IO 绑在一起，和pin to pin的内部电路状态和开启也是不一样的，特别是负ESD电流模式的时候。 所以有差异也正常。

起风了071

PIN和机台的地之间存在有寄生电容，芯片管脚数量越多，电容越大，那么PIN口就是个floating的电位了，情况会复杂的多，我的理解。

gan_punk

起风了071 发表于 2023-10-8 10:32
PIN和机台的地之间存在有寄生电容，芯片管脚数量越多，电容越大，那么PIN口就是个floating的电位了，情况会 ...

引用JS-001-2017的一段话，确实


Recent HBM tester research on package-plane-shorted pins has found that when a single pin is stressed, the other “floating” supply pins act like small capacitors. Since the relays are open, no DC current will flow to ground, but the open-relay capacitors will charge. This parasitic capacitance per pin is quite small (4 – 8 pF/pin) and will vary among HBM simulators. Since each floating pin is placed in parallel, the parasitic capacitance grows as the number of supply pins connected to the power plane increases. This tester parasitic capacitance will be in parallel with the test board capacitance and will have the effect of slowing down the HBM peak current rise time on Terminal B and will reduce the HBM peak currents. All relay matrix HBM simulators have this property.
The impact on HBM test results is difficult to determine as it depends on the sensitivity of the ESD circuits of the supply pins to slow di/dt rise times. For some designs and equipment, the HBM levels may either increase or decrease. If failure levels are lower than expected, the best option is to retest the supply pins on a 2-pin manual tester. If the 2-pin HBM levels are much higher, then the open-relay capacitance is probably causing the lower HBM failure levels. In some cases, tester channels can be isolated by adding insulators or removing pogo pins from the HBM tester. This effectively “floats” the parallel supply pins. If there is a known problem for a given package, then special test fixture boards can be designed that connect only one supply pin from the socket to the HBM simulator. This modified test fixture board will not wire the floating pins to the HBM simulator, so these pins will not be able to charge up the open-relay capacitors.