一道笔试题，大家来看看

skywolft · 发表于 2008-1-20 12:15:13

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x

给了一段代码，要求优化代码以降低功耗
always@(posedge clk or rst)
if(!rst)
out<=8'h00;
else
out<=out+1'b1;

大家看看这道题怎么做的

loveineda · 发表于 2008-1-21 10:47:58

哪个公司的笔试题啊,我记得verilog描述是与工艺什么无关的啊!功耗都跑到描述上!
你这个描述也太简单了啊 ,好象优化面积也难哦,那就降频率试试吧!
看你的那个rst信号的描述,综合工具也肯定抱错
我劝您老不要去这家公司了
出这样的题,一来说明这家公司可能水平极极高,世界上没多少人能进
要么就是个垃圾公司,没水平的,不值得去!

skywolft · 发表于 2008-1-21 17:06:35

rst 写错了，应该是negedge rst。这是nvidia的笔试题，题目就是那么说的，我想了下也没什么思路，有人有好办法吗。

ddxx · 发表于 2008-1-21 17:58:15

估计是控制寄存器使能，不需要变化的寄存器不动作。

eetop · 发表于 2008-1-24 20:40:24

计数器要降低功耗估计也就是使用格雷码吧

huangzilai · 发表于 2008-1-25 07:27:52

降低功耗的结果往往是面积变大. 可能是在加法器上做文章.

zhou_863 · 发表于 2008-1-26 17:52:46

这是一个8位的异步复位的二进制循环计数器。还有其它条件吧？

bright46 · 发表于 2008-1-28 23:48:32

真的想不出什么头绪啊。
那个大虾出来指点。

loveineda · 发表于 2008-1-29 09:34:10

原帖由 huangzilai 于 2008-1-25 07:27 发表

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降低功耗的结果往往是面积变大. 可能是在加法器上做文章.

:lol 这个老兄,你看来对等效电阻这个东东很不理解吧!面积大了,等效电阻也大了啊,功耗却能降低!!
牛!你是什么工厂的,以后华为的芯片找你代工生产

vividyuan · 发表于 2008-1-30 10:14:55

我估计使用gate-clock的做法，对于时序电路来说，如果能在不用的时候把clock gating,power会有不小的降低阿！

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