[求助]maxplus警告

ndshyw · 发表于 2003-9-16 23:09:22

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在编译后，总提示“found ripple clock”，如何解决，望各位指点，谢谢啦！

bravelu · 发表于 2003-9-17 00:48:48

可能是应为你使用了行波时钟，就是说你用了前个触发器的输出做了后个触发器的时钟，这样做在速度不高的情况下也没什么问题，只是timing的计算比较复杂。不过同个时钟域最好还是用全局时钟。

ndshyw · 发表于 2003-9-17 22:14:29

谢谢bravelu，你讲的很对，我是使用了行波时钟。我是用10mhz分到1mhz，然后以它为时钟作为后面的处理时序，包括一个100分频产生10khz。请教版主，我该如何作才能避免此问题，难道后面的100分频要改为以10mhz为时钟，1000分频？
急盼回复，谢了。。。

bravelu · 发表于 2003-9-17 22:57:09

用你以前的方法不一定就不行。如果你想用全局时钟的话可以这样：例如你想1000分频，就做一个计到1000的计数器，计数值接使能端，clk接时钟，计数值为500定义为分频时钟上升沿，1000下降沿。

ndshyw · 发表于 2003-9-18 21:35:33

多谢版主，全局时钟是否所有的模块都用同一个clk？当我需要较低的时钟时都需要从clk分下来？这样岂不浪费好多计数器？

bravelu · 发表于 2003-9-18 22:01:15

你本来分频也是要计数器的啊，其实资源上应该差不多，主要是原来接时钟端，现在接使能端了

ndshyw · 发表于 2003-9-19 22:28:27

有点明白了，多谢。

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