二维reg和FPGA里面的RAM，行为模型为什么有差异？

被选召的孩子

仿真时钟设置成了:
`timescale 1ps/1ps
always #100 clka = ~clka; ???

coolbear2021

xilinx fpga的sram仿真模型里的timescale是1ps/1ps的，如果tb是希望1ns/1ps的话，需要注意加载顺序，或者在sram仿真模型的结尾或者tb开头的地方重新声明一下timescale，避免受到sram仿真模型的影响。

cfly_chang

写成二维reg形式，Xilinx不会默认综合成BRAM吗？

smarthb

有没有可能是软件本身（vivado）的问题，或者编译库的问题，我之前遇到过quartus软件出问题，官方给打了个补丁才解决。

helimpopo

coolbear2021 发表于 2021-11-8 08:51
xilinx fpga的sram仿真模型里的timescale是1ps/1ps的，如果tb是希望1ns/1ps的话，需要注意加载顺序，或者在 ...

对，有可能是timescale没设置对！

innovation

helimpopo 发表于 2021-11-8 11:35
对，有可能是timescale没设置对！

哎。。。
大家别把这个问题想得那么复杂，那么神秘。既不是Xilinx Block RAM仿真模型有问题或是很难使用（或者说有啥特别的使用技巧），也不是楼主使用的仿真软件（Modelsim？）在这里有问题。
就是咱们在写仿真激励文件时，一不小心生成了一个100GHz（周期10ps）的时钟，用这个时钟去驱动Block RAM IP（其实在11#的时候已经在开始分析验证是不是送到RAM IP的clka有问题了，原以为是分频后送进去的，确实没想到是送进去的时钟频率太高），而Xilinx 为其Block RAM的仿真模型建立了100ps的TCKO（输出有效时间）参数，并且Block RAM仿真模型分别为第一级输出Latch和第二级Primitive Output Register（可选的）建立了100ps的TCKO参数。所以，当我们以10ps周期的时钟去驱动这个IP时，在某个时钟沿采样到需要改变输出，加上100ps输出延迟，可不是要10个周期后我们才能看到嘛。楼主9#贴出的图，反映出添加primitive output register后，延迟了20个时钟才有效，其实仔细去数图中，实际上是21个周期，第一级latch延时100ps，到第二级primitive output register本身一级寄存器流水线延迟1个周期10ps，再加上此寄存器输出延迟100ps，共210ps，21个周期。