二维reg和FPGA里面的RAM，行为模型为什么有差异？

innovation

   

helimpopo 发表于 2021-11-7 22:09
选primitive output register的话，有20个延迟

这么神奇的吗？那么你再同时勾选上Core Output Register，会不会变为延迟30个周期？
所以，难道你时序图的clka不是你真正送到RAM IP的时钟，你不会10分频后才送到RAM IP的吧？

helimpopo

   

innovation 发表于 2021-11-7 22:14
这么神奇的吗？那么你再同时勾选上Core Output Register，会不会变为延迟30个周期？
所以，难道你时序图 ...

时钟信号就是clka，我专门为了仿blkmem写了个case。
只选core register跟都不选是一样的，都慢了10个周期。
wea变低就开始读了，之前是写了的。低地址是ffff00000000ffff，高地址是反的。

0地址写的是 ffff00000000ffff，上图中，第二根黄线才读出来。换了fpga器件型号，都是这样。

被选召的孩子

我觉得题主把工程代码和仿真代码贴出来就好看多了，毕竟只看部分波形截图，不全面，可能是那个代码细节的问题。

helimpopo

   

innovation 发表于 2021-11-7 22:14
这么神奇的吗？那么你再同时勾选上Core Output Register，会不会变为延迟30个周期？
所以，难道你时序图 ...

是不是跟时钟频率有关？之前是100M慢10个周期，
我时钟换成10M，只慢了2个周期了。

innovation

   

helimpopo 发表于 2021-11-7 22:24
时钟信号就是clka，我专门为了仿blkmem写了个case。
只选core register跟都不选是一样的，都慢了10个周期 ...

我先把Xilinx Block RAM的原理框图贴上来吧（摘自Xilinx UG473），各系有些细节差异，但读写延迟是一样的：



IP配置选项中的Primitive Output Register就是框图中的，是Block RAM硬核内部的，Core Output Register是Xilinx IP再生成时，根据我们的设定，利用FPGA内的通用Flip-flops，由xilinx软件帮我们添加的。

helimpopo

   

helimpopo 发表于 2021-11-7 22:27
是不是跟时钟频率有关？之前是100M慢10个周期，
我时钟换成10M，只慢了2个周期了。

时钟改成5M，输出只慢半个周期了。TMD，还能负沿输出！？

innovation

   

helimpopo 发表于 2021-11-7 22:27
是不是跟时钟频率有关？之前是100M慢10个周期，
我时钟换成10M，只慢了2个周期了。

你的仿真测试虽然表现出了与时钟频率的关系，但你先不要担心xilinx的Block RAM是不是跑不了100M，这个有数据可查的，见Xilinx每个FPGA的Datasheet，比如下图摘自Xilinx DS182，就是K7的数据手册：

helimpopo

   

helimpopo 发表于 2021-11-7 22:32
时钟改成5M，输出只慢半个周期了。TMD，还能负沿输出！？

时钟1M，输出还能这样

innovation

   

helimpopo 发表于 2021-11-7 22:32
时钟改成5M，输出只慢半个周期了。TMD，还能负沿输出！？

大哥，你这个图里面，时钟前沿6553699ps，后沿6553799ps，半个周期=100ps，然后你告诉我说clka = 5MHz？？？？？

如果你没描述错，我也没有算错的话，那么你认为5M的时钟时，实际仿真的是5GHz，不敢想象，你之前100M时，倒底是多少，如果真是5G x 20 = 100GHz的话，我估计这就是问题了。你检查一下呢。

被选召的孩子

   

innovation 发表于 2021-11-7 22:45
大哥，你这个图里面，时钟前沿6553699ps，后沿6553799ps，半个周期=100ps，然后你告诉我说clka = 5MHz？？ ...

是不是timescale 设置成了 ·timescale 1ps /1ps 了