二维reg和FPGA里面的RAM，行为模型为什么有差异？

helimpopo

用二维reg替代RAM，
对两种模型进行仿真，一种是二维reg，一种是赛灵思FPGA中ram ip的仿真模型。发现两者很不一样！？

二维reg

二维reg



Core output register几个配置选项都试过，都不一样。。。

innovation

是Write Enable选项没勾的问题吧。

helimpopo

innovation 发表于 2021-11-7 19:04
是Write Enable选项没勾的问题吧。

不是。那个意思是，64bit可以一次写8bit

helimpopo

而且这种block memory，在写RAM的时候，读出数据也有效，读的时候，从信号有效到数据出来要等很久，不止一个周期。

innovation

helimpopo 发表于 2021-11-7 21:03
而且这种block memory，在写RAM的时候，读出数据也有效，读的时候，从信号有效到数据出来要等很久，不止一 ...

在写RAM的时候，读出数据也有效

应该是因为你选择的是Write First Mode；

读的时候，从信号有效到数据出来要等很久，不止一个周期

应该是你勾选了Primitives Output Register或Core Output Register，这两个选项可复选，每选一个，输出有效相对你的地址变化多增加一级流水线延迟。

你说的这两个问题，Xilinx的Block Memory Generator IP的手册和Block Memory的手册都有明确的介绍，你不会手册都没看，直接开用吧？

helimpopo

innovation 发表于 2021-11-7 21:29
应该是因为你选择的是Write First Mode；
应该是你勾选了Primitives Output Register或Core Output Regi ...

都慢了10个周期了。没选什么register，一直用的是Write First Mode

helimpopo

innovation 发表于 2021-11-7 21:29
应该是因为你选择的是Write First Mode；
应该是你勾选了Primitives Output Register或Core Output Regi ...

是不是跟RAM规模太大有关？32Kx64bit的

innovation

helimpopo 发表于 2021-11-7 21:56
是不是跟RAM规模太大有关？32Kx64bit的

跟RAM的容量大小没有关系。

helimpopo

innovation 发表于 2021-11-7 21:29
应该是因为你选择的是Write First Mode；
应该是你勾选了Primitives Output Register或Core Output Regi ...

选primitive output register的话，有20个延迟

innovation

helimpopo 发表于 2021-11-7 21:46
都慢了10个周期了。没选什么register，一直用的是Write First Mode

你这个时序图我倒是也觉得疑惑，不过疑惑的点和你不太一样。
你疑惑的是：你第一个时标出标明此时钟处你将RAM的din修改为64'hffff00000000ffff，直到10个周期后dout才变为64'hffff00000000ffff？

而我疑惑的点是（也许你的图没截完整？）：
从你的时序图看，din在第一个时标处变为64'hffff00000000ffff，而此时钟及后续时钟周期，你的wea信号一直保持低（无效），那么只从这个图来看，你此处并未成功将64'hffff00000000ffff这个数写入RAM对应的地址。
至于第二个时标处为什么又读出了64'hffff00000000ffff这个数，我猜是你在此时序图的前面还有一部分，往RAM的某个地址成功写入了64'hffff00000000ffff这个数，而你图中地址每个周期都在变，看不出怎么变的，只能猜测在第二个时标处RAM的地址指向的存储单元的内容，你在之前写入了64'hffff00000000ffff这个数。