【求助】关于quartersII的一个问题

tnttnp

我是一个新手，刚开始学verilog，下面这个例子程序在编译的时候系统告诉我Error: Run Analysis and Synthesis (quartus_map) with revision "try3" for --rev option before running Compiler Database Interface (quartus_cdb)
好像是数据库的问题，怎么解决啊？ 请高手帮忙！


module try3;
reg [3:0] A,B;
reg C_IN;
wire [3:0] SUM;
wire C_OUT;
////
full_add4 FA1_4(SUM,C_OUT,A,B,C_IN);
/////
initial
   begin
    $monitor($time,"A=%b,B=%b,C_IN=%b,---C_OUT=%b, SUM=%b\n", A,B,C_IN,C_OUT,SUM);
   end
//激励
initial
   begin
      A=4'd0; B=4'd0;  C_IN=1'd0;
   end
endmodule

module full_add4(sum,c_out,a,b,c_in);
output [3:0] sum;
output c_out;
input [3:0] a,b;
input c_in;
wire c1,c2,c3;
fulladd fa0(sum[0],c1,a[0],b[0],c_in);
fulladd fa1(sum[1],c2,a[1],b[1],c1);
fulladd fa2(sum[2],c3,a[2],b[2],c2);
fulladd fa3(sum[3],c_out,a[3],b[3],c3);
endmodule

module fulladd(sum,c_out,a,b,c_in);
output sum,c_out;
input a,b,c_in;
wire s1,c1,c2;
xor(s1,a,b);
and(c1,a,b);
xor(sum,s1,c_in);
and(c2,s1,c_in);
xor(c_out,c2,c1);
endmodule

[ 本帖最后由 tnttnp 于 2007-12-24 16:44 编辑 ]

tnttnp

高手们呢，快来帮忙看看啊

tnttnp

都快沉了，都没人理我啊

国产可乐

汗。。。俺不懂VERILOG，但是论坛里可是有许多大虾懂啊，帮你顶下吧。。。。。。

tnttnp

太谢谢你了！！

sujie111

我也是刚学，不怎么看的懂，有谁知道讨论一下呀！

hiphyliu

Error: Run Analysis and Synthesis (quartus_map) with revision "try3" for --rev option before running Compiler Database Interface (quartus_cdb)

翻译过来就是：在运行compiler前运行 analysis and synthesis

hiphyliu

先运行processing 下start 的analysis and synthsis

hiphyliu

不行联系我hiphyliu@qq.com