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楼主: RFstudent

[资料] 【2021】ASIC Design and Synthesis. RTL Design Using Verilog

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青椒不辣
发表于 2023-10-23 17:26:01 | 显示全部楼层
不错的资料，下载下来学习下
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青椒不辣
发表于 2023-10-23 17:28:04 | 显示全部楼层
不错的资料，下载下来学习下
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zyffpga
发表于 2024-3-2 18:46:43 | 显示全部楼层
好资料多谢楼主分享
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cikulangsat
发表于 2024-3-3 21:19:04 | 显示全部楼层
thanks for sharing
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binnq
发表于 2024-3-4 09:53:44 | 显示全部楼层
感谢
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mobiwusi
发表于 2024-3-17 17:43:35 | 显示全部楼层
感谢
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edacw
发表于 2024-3-18 14:21:37 | 显示全部楼层
感谢分享！！！
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trusttime
发表于 2024-4-9 15:23:36 | 显示全部楼层
多谢分享，学习学习
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yuanpin318
发表于 2024-4-10 09:24:31 | 显示全部楼层
谢谢，我收藏了
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binnq
发表于 2024-4-11 09:26:29 | 显示全部楼层
感谢
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