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楼主: RFstudent

[资料] 【2021】ASIC Design and Synthesis. RTL Design Using Verilog

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wfmkfirst
发表于 2022-6-7 20:52:09 | 显示全部楼层
感谢楼主分享，非常有用
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zchdsp
发表于 2022-8-9 12:37:15 | 显示全部楼层
很好的资料
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lans0625
发表于 2022-8-9 13:36:05 | 显示全部楼层
谢谢分享
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xdrxdr
发表于 2022-11-13 08:41:37 来自手机 | 显示全部楼层
好资源
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liulongchao
发表于 2022-11-13 09:33:05 | 显示全部楼层
thanks
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rucoch
发表于 2022-11-17 11:50:52 | 显示全部楼层
好书要赞
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xuleiwx1
发表于 2022-11-18 13:39:14 | 显示全部楼层
下载看看
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little_earth
发表于 2022-11-18 14:35:08 | 显示全部楼层
下载学习学习，谢谢
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yifanelf
发表于 2022-11-19 00:35:20 来自手机 | 显示全部楼层
好书推荐
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bt_zhao
发表于 2023-3-17 09:19:55 | 显示全部楼层
感谢
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