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楼主: RFstudent

[资料] 【2021】ASIC Design and Synthesis. RTL Design Using Verilog

发表于 2021-9-14 19:28:13 | 显示全部楼层

Thanks

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发表于 2021-9-14 21:04:22 | 显示全部楼层

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我爱学高数

发表于 2021-9-15 16:34:17 | 显示全部楼层

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发表于 2021-9-17 00:10:05 | 显示全部楼层

感谢分享教材

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发表于 2021-9-21 11:33:51 | 显示全部楼层

ASIC Design and Synthesis. RTL Design Using Verilog (by V. Taraate).pdf 11.14 MB, 下载次数: 127 , 下载积分: 资产 -4 信元, 下载支出 4 信元

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prabakaran_vlsi

发表于 2021-9-27 03:22:25 | 显示全部楼层

thanks for the book

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发表于 2022-1-5 23:20:56 来自手机 | 显示全部楼层

thanks a lot

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发表于 2022-1-5 23:39:02 | 显示全部楼层

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发表于 2022-1-5 23:47:15 | 显示全部楼层

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发表于 2022-1-6 07:39:05 来自手机 | 显示全部楼层

谢谢

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