咨询.18工艺下IO PAD对输入时钟频率大小的要求

agumonx

lzqxiang 发表于 2021-8-24 13:36
如果IO的input-->output 的delay time是4ns，
你传输的数据最快500M（2ns）,
那么当你第一个数据还没有通 ...

哦哦，抱歉忘了说了，我的设计里不牵涉300M时钟从片外到片内的INPUT timing path，其第一条timing path是内部的REG TO REG path；也没有OUTPUT path，感谢您的提醒！

agumonx

2cky 发表于 2021-8-24 12:33
1，GF没有的话，可以让代理找一下手上有没有厂家对应工艺的IP,你也可以问问其他家代理有没有这个工艺下面 ...

非常感谢！！我这边时间感觉来不及了，很伤没在smic流片，现在联系arm的IO跑流程应该也来不及了，，这次实在是赶得很寸，跟另一个项目一起赶同一个MPW，估计最后还是采用将外部clk通过PANALOG后再在内部加clkbuf再送入片内数字模块这种方法。。心累

agumonx

2cky 发表于 2021-8-24 12:33
1，GF没有的话，可以让代理找一下手上有没有厂家对应工艺的IP,你也可以问问其他家代理有没有这个工艺下面 ...

我300M时钟的使用场景就是仅在内部使用，唯一要求就是进芯片后保持高质量(低jitter)，完全没有输入输出的timing path。按您的经验高速时钟如果用普通IO进芯片会产生什么影响呢？我这设计也只需要用到上升沿，占空比变了没事，下降沿也不重要。

elone

agumonx 发表于 2021-8-24 16:04
我300M时钟的使用场景就是仅在内部使用，唯一要求就是进芯片后保持高质量(低jitter)，完全没有输入输出的 ...

基本不可能. 300M时钟从板级传递到IO口就很难看了, 都不是你的芯片能不能接收的问题, 而是产生和输出都不太可能

agumonx

elone 发表于 2021-8-24 16:22
基本不可能. 300M时钟从板级传递到IO口就很难看了, 都不是你的芯片能不能接收的问题, 而是产生和输出都不 ...

板上用Si公司的时钟芯片直接产生CMOS电平标准的低jitter clock，然后时钟芯片紧贴ASIC放置可行吗？

elone

agumonx 发表于 2021-8-24 16:26
板上用Si公司的时钟芯片直接产生CMOS电平标准的低jitter clock，然后时钟芯片紧贴ASIC放置可行吗？
...

非专业的建议哦, 300M的板级信号传输本身就需要比较高的板级设计技术. 接收端用普通IO PAD绝对没有可能接收并检出的, 不要浪费时间和精力了

agumonx

elone 发表于 2021-8-24 16:32
非专业的建议哦, 300M的板级信号传输本身就需要比较高的板级设计技术. 接收端用普通IO PAD绝对没有可能接 ...

感谢赐教！我们这边传统是擅长板级设计的，近几年来才开始进行芯片设计，芯片设计方面的经验不足，能否请您详细讲解一下普通IO接收高速时钟时存在的问题？之前我们设计过两版模拟芯片，用PANALOG接收前沿带宽在100-300MHz的幅度在500mV以内的模拟前端信号，测试结果证明应该还好，我自己的拙见：现在相当于输入信号摆率变大，同时事例率也大大增加。如果走线距离相当短（远远＜L/12）,信号应该不存在反射问题，如果受限于带宽，使得进入芯片的时钟信号上升时间/下降时间变大，是否可能通过片内CLKBUF恢复？如果是其它问题，导致这种高事例率高摆率的信号完全无法进入芯片，直接被IO阻断，那确实是毫无办法。我们这方面经验确实不足，万望不吝倾囊讲解，不胜感谢！

elone

agumonx 发表于 2021-8-24 16:47
感谢赐教！我们这边传统是擅长板级设计的，近几年来才开始进行芯片设计，芯片设计方面的经验不足，能否请 ...

那你们还是挺专业的, 反倒我没多少相关经验了, 因为这部分不是数字设计关心的. 个人一点理解, 这个带宽的信号, 作为模拟信号检出和做为时钟检出, 要求可能是不一样的, 时钟检出应该是要100%可靠,不能丢脉冲. 既然你们有模拟设计能力, 应该可以将时钟信号放大后再做检出, 点18工艺的数字输入buffer或smt肯定不足以检出500mV摆幅的这么高频的信号.

agumonx

elone 发表于 2021-8-24 17:15
那你们还是挺专业的, 反倒我没多少相关经验了, 因为这部分不是数字设计关心的. 个人一点理解, 这个带宽的 ...

哦哦，我们是准备在片外弄成强驱动，直接在片外产生高驱动能力的CMOS电平时钟，0-1.8V/3.3V(之前费老大劲查到SI公司有一款芯片可以）,现在这形势也只能硬着头皮上了

aegeus

每个工艺的IO cell library都会给出IO支持的最大额定频率（maximum rating frequency），一般需要降额。下面这个是HHGrace .18 IO cell Library介绍：

This library includes analog I/O cells and digital I/O cells. The digital I/O cells can take 5V tolerance and work with configurable and variable driving strength between 2mA - 24mA. Its maximum rating frequency is 200MHz, but the actual frequency depends on loading, system timing requirement and selected IO driver strength.