state Machine Design Techniques for Verilog and VHDL

Macnail · 发表于 2009-10-5 10:27:02

good....

00750 · 发表于 2010-2-7 18:44:48

好东东！！！！

jackal0716 · 发表于 2010-2-11 23:50:11

thansk a lto~~

jackal0716 · 发表于 2010-2-21 16:12:13

thansk a lot~~

zhourong601 · 发表于 2010-7-7 16:23:54

共产主义社会真好啊

PangShifeng · 发表于 2010-7-24 08:00:31

: state Machine Design Techniques for Verilog and VHDL [修改]

cedric761193 · 发表于 2010-7-24 08:12:34

提示: 作者被禁止或删除内容自动屏蔽

haoxchao · 发表于 2010-8-27 11:27:01

提示: 作者被禁止或删除内容自动屏蔽

shijunbin · 发表于 2010-9-19 21:58:04

先谢谢！

csgood · 发表于 2010-9-20 11:39:10

thanks a lot，希望看了以后能更有效的运用state machine

cedric761193 cedric761193 当前离线积分 167 头像被屏蔽	发表于 2010-7-24 08:12:34 \| 显示全部楼层提示: 作者被禁止或删除内容自动屏蔽
cedric761193 cedric761193 当前离线积分 167 头像被屏蔽	EETOP创芯人才网简历投递入口
	回复支持反对举报

haoxchao haoxchao 当前离线积分 55 头像被屏蔽	发表于 2010-8-27 11:27:01 \| 显示全部楼层提示: 作者被禁止或删除内容自动屏蔽
haoxchao haoxchao 当前离线积分 55 头像被屏蔽	EETOP创芯人才网职位发布入口
	回复支持反对举报

站长推荐 /2