求有用过UMC65工艺的大哥们，请教下lvs报错的情况

AEureka

求有用过UMC65工艺的大哥们，请教下lvs报错的情况

现在组里用的是UMC65nm,1P8M的工艺，然后现在试想做个两级二极管并联的设计，需要用到DNW，如图
然而现在layout的DRC通过了，但是LVS报错，版图识别不了其中一个二极管（lvs面积报错）



我尝试过：
1、直接调用库给的diodnw_ll和diop_ll版图，DRC和LVS都可以通过，schematic和调用的版图及所用layer如下

我认为是diop_ll面积识别的是内NWELL的面积，diodnw_ll面积识别的是DNW的面积，layout中我标出长度了


2、然后我将两个分立的二极管版图整合到同一个阱跑LVS就报错了，其中DIODNW_LL是可以识别的，面积也对得上，但是DIOP_LL就无法识别，面积量级差距很大，其schematic, layout 和 layer如下：
，面积不同是想验证是否面积影响LVS

望潭里的各位大佬不吝赐教，谢谢！！

幽影

我也是新人哈，
我在想，二极管的面积错认是不是和你p有源区的面积有关系，看你lvs结果三个错误layout里面认的二极管面积是一模一样的。
这个DIOP_LL不能识别是不是应该看下两个二极管的剖面图，是不是有软连接什么的。

AEureka

幽影 发表于 2021-4-30 15:03
我也是新人哈，
我在想，二极管的面积错认是不是和你p有源区的面积有关系，看你lvs结果三个错误layout里面 ...

谢谢你的解答，我想问下剖面图这个是virtuoso layout自带的功能吗，软连接这个我也不是很了解，也是刚接触的软件


然后是P有源区这个的问题，我调用的DIODP_LL里面有源区也不是设定的5um×5um；但同样大小的接触孔在DIODNW_LL里面可以识别，我觉得是DIODP_LL的识别的应该是NWELL和某一层的并集，或者和某几层的并集

幽影

剖面图不是layout里的，是跟工艺相关的，一般工艺厂商会提供这个东西。
p有源区这个问题我是看你的lvs错误发现的，这三个lvs错误你看layout那边三个二极管的面积周长都是一样的，刚好也都是你只画了一个孔。所以我是这么认为的。

AEureka

幽影 发表于 2021-5-6 14:05
剖面图不是layout里的，是跟工艺相关的，一般工艺厂商会提供这个东西。
p有源区这个问题我是看你的lvs错误 ...

谢谢解答，经过排查确实如您所说的，是P_DIFF的问题，感谢提供了排错的思路；现在比较疑惑的是为什么调用的layout面积设置成5um×5um，调用的版图NWELL确实是5u×5u，而NWELL里面的有源区明显小于这个值，但LVS识别的了而面积不报错，这点我自己画就报错，有点不明白

幽影

看下调用的layout是否有特殊层次，自己画的时候有没有添加上去，

AEureka

幽影 发表于 2021-5-6 16:18
看下调用的layout是否有特殊层次，自己画的时候有没有添加上去，

如一楼的两个图，我是直接照着调用的layout自己再一层一层的提取画的，左边是调用的layout，右图是我自己画的，对比只少了一层IPWM（它在调用的layout中没有显示，所以我也不知道大小跟位置），我也不是很清楚该层的作用，但是层数跟位置跟调用的是一样的；

幽影

这个我不太清楚，没用过这个工艺，不了解IPWM这一层具体是什么。只是从通用的角度看了看，根据你的描述，猜测会有这么一层layer声明这个区域是二极管。有没有试过只显示IPWM这一层，看下这层layer的位置呢。
突然发现你source那边前两个二极管的周长面积不太对啊，和你layout里说的5*5、10*10对不上。

AEureka

幽影 发表于 2021-5-7 16:23
这个我不太清楚，没用过这个工艺，不了解IPWM这一层具体是什么。只是从通用的角度看了看，根据你的描述，猜 ...

我尝试过单独显示IPWM层，是没有显示任何东西的，也不知道这层是干嘛的，估计这个得找其他工程师问下了
然后面积这个确实不是准确的5*5，但是您看一楼的schematic图里也相应修改了，schematic跟layout都是5.92*5.92

幽影

抱歉哈，以我不多的经验来讲，我只能分析到这里了。
可以试试把IPWM就罩在内nwell上，看下有无变化。
一般管子不认或面积不对要么就是少层次或者确实某一层面积不对，但是你这个管子也能识别正确，层次应该没问题（推翻了我前面的一个猜想）；要么就是需要看下两个管子的剖面图（1楼第一张那种），工艺里没找到的话就要自己看layout稍微画一画分析一下，看两个管子分开和合并到同一个阱里差别在哪。