I2C设计分组进入倒计时，先听听大家的意见，详情见内。－－注意2003－11－1更新版。

shasd · 发表于 2003-11-4 17:26:54

我建议所有的IP-core都采用verilog或VHDl来写成RTL级，以次来保证统一性。

shasd · 发表于 2003-11-4 17:35:40

我用verilogHDl，在cadence系统上仿真。很想参加，可我空余时间不多，不过我会一直关注进程的。从I2C做起，非常好，先易后难，脚踏实地。

longerzhu · 发表于 2003-11-6 00:28:31

是啊，目前太忙了
不知道等以后空一点得话能否加进来
做点其他冬冬？

dairlom · 发表于 2003-11-6 22:40:09

老大，也加上我啊。我是VHDL，MAXPLUSII，QUARTUS
谢谢！

musicecho · 发表于 2003-11-21 12:21:27

我也用verilogHDl，在cadence系统上仿真，QUARTUS
很想参加，可空余时间不多。
老大，加上我吧。

hoboyong · 发表于 2003-11-22 13:55:18

怎能少我一个，我使用verilog,周末有时间，先关注联盟进程如何，

firebull · 发表于 2003-11-30 11:11:28

I'd like to join your team.

linqing171 · 发表于 2003-12-19 04:08:04

linqing171@163.com
熟悉 vhdl 精通 ahdl,c++
作过大型数字电路项目
熟练使用可编程器件(作过不少项目)
在校学生,喜欢参加竞赛

希望参加

jeck · 发表于 2004-1-27 21:01:32

很小的设计，需要多少人？一个人就够了
要做，可能的换一个题目吧

ICfly · 发表于 2004-1-29 13:33:22

小弟我是做ASIC设计的，参与过一个1.5M Gates的ASIC设计的全过程。一直在关注这个IIC 项目的进展。几点想法供大家参考：
1，以IIC作为起点很好。麻雀虽小，肝胆俱全。一声叹息TX把它的意义说的很透。
2，使用可综合RTL描述。代码中千万不要包含任何FPGA或其它ASIC库单元。
3，RAM/ROM使用行为模型即可，与具体实现无关。FIFO控制器必须自己写，其中的双口RAM使用行为模型。
4，仿真器(Simulator)可使用ModelSim。原因：容易获得；PC版；同时支持verilog和VHDL。
5，IP Core中要包含TEST-BENCH,便于使用者做功能验证。
6，硬件验证平台和方法应当与IP核设计分离。使用什么样技术的FPGA/ASIC由硬件验证者自行决定。

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