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楼主: 空白MAX

[资料] RTL Modeling with SystemVerilog for Simulation and Synthesis

发表于 2021-10-19 17:22:19 | 显示全部楼层

kankan

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发表于 2021-10-20 09:56:23 | 显示全部楼层

try it。

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发表于 2021-10-20 10:06:26 | 显示全部楼层

very good, thanks a lot.

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发表于 2021-11-20 20:06:00 | 显示全部楼层

谢谢

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发表于 2021-11-20 20:53:57 | 显示全部楼层

谢谢

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luzhaoweishuhua

发表于 2021-11-21 05:56:52 | 显示全部楼层

system 下载看看

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发表于 2021-11-21 11:52:08 | 显示全部楼层

thank you

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发表于 2021-11-21 15:44:10 | 显示全部楼层

Thanks!

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发表于 2021-11-22 14:03:39 | 显示全部楼层

Gooooooooooooooooooood

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发表于 2021-11-22 14:17:21 | 显示全部楼层

马克，看看

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