Verilog中，如何检测 仿真值 和 期望值 ？

wupingee

Lown1979 发表于 2020-11-22 09:21
verilog里用wait语句就行了。
initial
begin

wait的话，好像不能满足要求

我就是打算100ns的时间点去check

如果用wait，是不是120ns 仿真值 和 期望值 相等，也 OK了？

失重wlq

直接用最笨的方法：
initial begin
    #1000;
    if(exp == sim)
        pass;
    else
        fail;
end

wupingee

失重wlq 发表于 2020-11-23 14:00
直接用最笨的方法：
initial begin
    #1000;

是的，刚才我再想

要不我写成一个函数

就比较2个输入值是否一样

不一样，就打印一个Error出来好了

然后就在不同的时间点，反复调用这个函数

dullman

wupingee 发表于 2020-11-23 15:35
是的，刚才我再想

要不我写成一个函数

assert就是干这个用的，没有必要自己再造轮子。

Captain_Rail

lodestar6666 发表于 2020-11-21 16:33
您这个说反了吧，验证的要求肯定没有设计高

我是觉得最好设计得有个基本的了解再去搞验证（起码得半年经验吧），不然跟设计人员怎么交流，怕不是要打起来，而且楼主这问题很明显对SV，UVM都不太了解呀

wupingee

dullman 发表于 2020-11-23 19:01
assert就是干这个用的，没有必要自己再造轮子。

主要，我这里用的是verilog
assert，感觉是sv的
这个跨度有点大啊

wupingee

Captain_Rail 发表于 2020-11-24 10:25
我是觉得最好设计得有个基本的了解再去搞验证（起码得半年经验吧），不然跟设计人员怎么交流，怕不是要打 ...

被打不怕的
被打两下 ，弄明白就好

哈哈，我皮厚