capless LDO的数字负载电容的评估？

孤独的自由 · 发表于 2020-8-31 20:12:46

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最近要做一个PMOS capless LDO 用于给数字电路供电，有个问题一直搞不清楚，如果数字电路的规模很大，那么数字电路本身的等效寄生电容就无法忽略，但是capless LDO的稳定性问题不好调啊，通常加上负载管是三级运放，对于有很大规模的数字电路等效出来的寄生电容，主极点是不是必须要放在输出了，次主极点是负载管的栅端（直流负载很重，负载管很大，导致栅极等效电容很大），用密勒补偿的话，密勒补偿的电容会很大，或者负载管前一级功耗要很大？而且还要考虑重载空载的情况，稳定性很难搞啊，大神们有没有做过的，能给点建议吗？或者有什么有价值的文献可以参考一下的，不胜感激
数字电路的等效寄生电容与实际的几nF电容的效果，是不是等同的呢？

chenximing · 发表于 2020-8-31 22:02:36

同求

xianwu_hs · 发表于 2020-9-1 09:42:33

关注！

hi_china59 · 发表于 2020-9-1 09:42:59

等同

YyuanRTs · 发表于 2020-9-1 14:13:14

电路产生的负载与电容是等同的。所以如果特别大可以考虑主极点放输出。
这是不是就不算capless了。最多算external-cap free

sea11038 · 发表于 2020-9-1 15:16:33

一方面要看所用工艺，另一方面几nF的数字负载电容也不算特别大，还是可以考虑把主极点放在内部，此类设计采用密勒补偿通常是嵌套式结构，次极点通常不是单极点而是共轭极点。主极点放在外部的设计多数是因为负载电容是uF级别的，很难将其设计成次极点。个人以往曾有将外挂100nF量级电容负载的LDO的主极点放在内部的设计，输出负载电流在0至几十mA，仅作参考。

ZZW_semic · 发表于 2020-9-1 16:48:35

sea11038 发表于 2020-9-1 15:16
一方面要看所用工艺，另一方面几nF的数字负载电容也不算特别大，还是可以考虑把主极点放在内部，此类设计采 ...

是全load范围内，主极点都在片内么？要是这样的话，静态功耗大概是什么量级的。

sea11038 · 发表于 2020-9-1 19:16:31

ZZW_semic 发表于 2020-9-1 16:48
是全load范围内，主极点都在片内么？要是这样的话，静态功耗大概是什么量级的。
...

是全负载范围内，主极点在片内，LDO空载工作时的静态功耗在100uA量级，非低功耗应用。当时也是略担心空载时的稳定性，故将反馈电阻值设计得略小，也即那一路的静态电流设计得略大一点点。

chenximing · 发表于 2020-9-1 19:55:22

sea11038 发表于 2020-9-1 19:16
是全负载范围内，主极点在片内，LDO空载工作时的静态功耗在100uA量级，非低功耗应用。当时也是略担心空载 ...

假设输出1.2V，你反馈支路100uA，输出电容100nF，这个输出极点我算出来只有132Hz。你这得用什么补偿？

chenximing · 发表于 2020-9-1 19:59:28

sea11038 发表于 2020-9-1 19:16
是全负载范围内，主极点在片内，LDO空载工作时的静态功耗在100uA量级，非低功耗应用。当时也是略担心空载 ...

如果用miller，至少百pF级别。

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