关于LDO密勒补偿电容大小的问题

weishutao

ZZW_semic 发表于 2020-8-25 14:43
这种结构的LDO，其PM随着Iload的变化并不是单调的，当Iload由小到大时，PM先变小然后变大，对应的极点关系 ...

我现在20pF的补偿电容基本满足相位裕度要求，最坏情况也有50°左右。请问有没有其他方法补偿相位裕度呢，我已经在外面加了一个片外解耦电容了。

ZZW_semic

weishutao 发表于 2020-8-25 14:51
我现在20pF的补偿电容基本满足相位裕度要求，最坏情况也有50°左右。请问有没有其他方法补偿相位裕度呢， ...

如果你对静态电流要求不高，那么可以直接将补偿电容去掉，增大中间buffer的电流，通过降低buffer的输出阻抗的方式，将驱动管栅极的次极点推到高频处，保证主极点在片外。但如果你对静态电流有要求，不能随意增大中间buffer的功耗的话，建议你去看一下“A Transient-Enhanced Low-Quiescent Current Low-Dropout Regulator With Buffer Impedance Attenuation"这篇paper，主要思想就是我之前所说的在Iload不同的情况下，主极点的位置会在片内和片外切换。

pickpunk

weishutao 发表于 2020-8-24 23:38
其实在负载电流比较大的时候（10mA~250mA），环路比较稳定。最差情况就是50uA~1uA左右。下面两个图是密勒补 ...

从图上看，好像没有gain margin

weishutao

谢谢啦

weishutao

ZZW_semic 发表于 2020-8-25 16:43
如果你对静态电流要求不高，那么可以直接将补偿电容去掉，增大中间buffer的电流，通过降低buffer的输出阻 ...

1.我刚刚把电路中偏置buffer的电阻增大了3倍，变成60k，buffer的电流减小，相位裕度反而变好了？？？？。相同负载，静态电流变小了
2.然后我又把密勒电容降低一倍，变成10pf，又差不多满足相位裕度。
1中跟你讲的相反，我有点想不明白，按理讲你的方法应该是正确的。。。。
是不是次极点附近有一个零点，我改变电阻的时候把次极点推到了这个零点附近。
这个零点是不是由密勒补偿电容产生的？？？？
现在越想越矛盾？？？？？

weishutao

我想这一定和密勒电容有关系，我之前没加密勒电容的时候，增加buffer的电流（减小偏置电阻）相位裕度会变好。现在情况相反密勒电容一定拖不了关系。

ZZW_semic

weishutao 发表于 2020-8-26 00:34
1.我刚刚把电路中偏置buffer的电阻增大了3倍，变成60k，buffer的电流减小，相位裕度反而变好了？？？？。 ...

我说的增大buffer的电流是在你内部不加Cc的情况下，如果你内部又加了一个casecode miller compensation cap的话，强烈建议你看一下我发的那篇论文，我不太清楚你得出PM变好还是变坏是在全Iload范围下得出的结论，还是只是在固定的一个Iload下得出的结论。你采用的这种补偿是肯定会产生一个左半平面的零点的，大概为gm9/Cc。

281616411

20pF还行吧，不算太大。  第一级输出直接对地加 R C补偿行么？

今天好困困啊

你可以尝试一下，扫描负载电流0~Imax，同针对每一种负载的情况下进行PZ分析，作图画出主极点以及次集电的位置变化，你就可以很清楚地了解为什么相位裕度会变差，以及worst case发生的位置以及原因

JiangLihua

染纱 发表于 2020-8-25 14:14
我之前做的LDO和楼主结构一样的，，就是M7用的NMOS，，但是空载的时候输出直接被拉到了供电，，像楼主这 ...

个人认为那是source follow 目的是防止cascode输出高阻节点与Pmos栅极的大寄生电容形成低频极点，换成nmos貌似不能实现驱动功率pmos，请各位批评指正。