求助有关 voltage reference buffer 的问题

zhcwoniu

hehuachangkai 发表于 2020-8-24 18:43
添加SR增强电路，2V被拉下时触发它

蟹蟹蟹蟹，可以试一下

zwtang

你不要再做了。你做的voltage reference buffer功耗比SARAC核心功耗大太多了！

老尤皮

zhcwoniu 发表于 2020-8-25 13:45
忘记讲了，这个adc16bit

是16位的，那20pF就很合理了
最简单的解决方法是在片上做一个几十nF级别的去耦电容，这样ldo的带宽要求就没有那么高，功耗能够降低不少，不过我估计不可能用这个方案
不用这个方法，这个问题单从一个LDO的角度来考虑是近乎无解的，必须要从系统整体来考虑，LDO设计有难度，应该想想ADC模块要怎么修改才能满足要求
楼主还一直没说这个16位的adc是什么架构的，我猜可能是sigma delta，可能是pipeline，可能是纯SAR。
我这里先假设是SAR ADC吧，前两个我不是很熟，我也不知道什么好办法
（要是真的是SAR，考虑到16位的比较器的噪声要求，其实很有可能SAR里面的比较器的功耗都比这个LDO的功耗高）
最合理的方案就是减电容，20pF确实大，这就意味着kt/c噪声增加，还可能要做电容权重的校准
电容权重校准这个无所谓，相关的papers里的方法一大堆，这里不多说了
降低kt/c的噪声正好可以用今年ISSCC的论文里的方案
16.5 A 13b 0.005mm2 40MS/s SAR ADC with kT/C Noise Cancellation
这样规避掉减少电容带来的问题，对LDO的要求就能够降低
当然这是假设你是SAR架构的前提下

老尤皮

老尤皮 发表于 2020-8-26 10:14
是16位的，那20pF就很合理了
最简单的解决方法是在片上做一个几十nF级别的去耦电容，这样ldo的带宽要求就 ...

刚刚没看到7楼，楼主提到了CDAC，那看来确实是SAR架构的
其实zwtang的回复是很有道理的，在SAR里面插一位或者两位冗余，CDAC的建立要求是能有很大的宽松的，LDO不用在2.5ns里完全建立，带宽要求降低，也能节省功耗
不过真的是纯SAR我是没想到，你们这个电路里ADC做冗余了吗？比较器一共做了几个，比较器的功耗是多少，噪声是多少？一个比较器的噪声达到16位精度的要求，要的功耗不比你这个LDO小。
还是说你们是pipeline SAR架构的？这些信息希望楼主能多提供一点，不然我们很难帮到你

夜冷了

zhcwoniu 发表于 2020-8-25 13:49
16bit sar。源跟随的话，源跟随器的输入到输出会有一个vgs的差值出现，也不大好设计。 ...

应该还可以加一些电流，高速buffer，后仿真掉的比较凶。 套筒结构挺合理的；

夜冷了

zhcwoniu 发表于 2020-8-25 13:48
要驱动这么大负载，和建立时间满足的情况下，的确需要这么大的电流来驱动吧？可能是我对class ab真正的意 ...

class ab 可以显著提高SR，对于高精度建立是否会有较大的帮助？
另外，一般设计都会给SR 一定比例的时间；

castlerock

5# 正解

风也信子

16bit的高精度高速SAR，讲讲我的看法，C尽管这么大了，即便分段了匹配性也是不够的吧，需要系统性考虑指标的达成。如果是纯粹的binary结构，单位电容太小，匹配太差，建立要求太高，冗余几乎是必须要考虑的事情，冗余还可以放宽建立要求，这对减小reference buffer功耗非常有帮助。
光有冗余还是不够的，还需要校正，冗余无法解决电容失配问题，一般都是digital校正了，没有校正那16bit设计就没有意义了，且数字校正对冗余是有要求的，否则会mising code
所以2.5ns的建立时间如果是在有校正有冗余的结构下仍然需要达成的，那一定是较高速度的需求了，这种情况下reference吃电严重很正常，考虑如何优化ref buf即可
如果不是，要从系统上来想办法了
ref buf一般有两种办法实现：正常buffer+大电容去偶，具体多大电容可以计算，但一般都比较吃面积，跟建立容限相关，另外一种就是低输出阻抗了，也就是楼主现在的方案，抽电之后能够立刻恢复，SF，super-SF，FvF都可以用，当然功耗不低。两种方法其实就是功耗与面积的选择了

风也信子

这么高速的设计，比较好奇input buffer的设计，按理一样power-hungry

18745414128

不太知道