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查看: 13958|回复: 22

[求助] 求助有关 voltage reference buffer 的问题

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发表于 2020-8-22 16:55:23 | 显示全部楼层 |阅读模式
200资产
本帖最后由 zhcwoniu 于 2020-8-22 17:05 编辑

模拟小白一枚,求助各位大侠一个问题:

     目前参与的一个项目中,外挂一个输出电压为2V的高精度LDO,作为内部ADC的参考电压,现需要内部为该基准电压做一个voltage reference buffer ,该voltage reference buffer 的Cload=20pF, Tsettle<2ns,最差情况下 2V拉低到1.3V,之后恢复稳定到2V。目前用单级输出的套筒结构(电源电压为3.3V)接成单位增益的环路,来驱动该负载,功耗约25mA,带宽650MHz,与ADC进行联仿,勉强能够推的动Cload。该结构功耗实在是太大了!

    个人理解: 对于Cload=20pF, Tsettle<2ns的指标,就算是使用其他结构做成的buffer来驱动,理论计算出来的驱动电流也是需要很大的,尝试过源跟随、class ab 输出,功耗都很难降下来。

     请教下各位大侠,有咩有很好的建议呢??或者参考资料。谢谢!!

发表于 2020-8-22 21:10:21 | 显示全部楼层
单从放大器建立时间角度,已无可以优化的地方。建议和ADC系统设计者讨论,2nS建立时间真的有必要吗?系统能否放松该指标,整个ADC系统性能还能保持不变。

zwtang
2020/8/22
发表于 2020-8-24 10:16:13 | 显示全部楼层
ADC位数是多少,按你带宽和建立时间算差不多12bit?输入范围是多少,对于小信号输入,参考电压的精度没那么重要。运放的FoM太高了,考虑减少一下Cl
发表于 2020-8-24 11:08:36 | 显示全部楼层
有点好奇,单从功耗角度,class ab应该是省一些的,为啥说降不下来啊?
发表于 2020-8-24 18:43:18 | 显示全部楼层
添加SR增强电路,2V被拉下时触发它
发表于 2020-8-24 21:50:40 | 显示全部楼层
看样子是个高速高精度设计,电容太大了,电容应该得减减,源随器会好一些;要是建立不足,THD和SNR 会变差;这个测试可以看到。

点评

突破认知的高度,才能不被限制。你觉得不可能的地方,就是别人的创新点。  发表于 2020-8-25 05:48
 楼主| 发表于 2020-8-25 13:43:46 来自手机 | 显示全部楼层


zwtang 发表于 2020-8-22 21:10
单从放大器建立时间角度,已无可以优化的地方。建议和ADC系统设计者讨论,2nS建立时间真的有必要吗?系统能 ...


根据系统时序要求,cdac电容切换时,留给vref的切换时间只有2.5ns左右。所以这个建立时间很严格。

点评

如果你还这样执着,我就没有办法。从系统上考虑才是解决之道,为什么一定要2.5ns建立到你认为的精度呢?  发表于 2020-8-25 19:24
 楼主| 发表于 2020-8-25 13:45:20 来自手机 | 显示全部楼层
忘记讲了,这个adc16bit
 楼主| 发表于 2020-8-25 13:48:01 来自手机 | 显示全部楼层


acging 发表于 2020-8-24 11:08
有点好奇,单从功耗角度,class ab应该是省一些的,为啥说降不下来啊?


要驱动这么大负载,和建立时间满足的情况下,的确需要这么大的电流来驱动吧?可能是我对class ab真正的意义没有掌握
 楼主| 发表于 2020-8-25 13:49:54 来自手机 | 显示全部楼层


夜冷了 发表于 2020-8-24 21:50
看样子是个高速高精度设计,电容太大了,电容应该得减减,源随器会好一些;要是建立不足,THD和SNR 会变差 ...


16bit sar。源跟随的话,源跟随器的输入到输出会有一个vgs的差值出现,也不大好设计。
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