初学硬件描述语言，学VHDL还是Verilog好？

zhangzl · 发表于 2007-12-11 12:33:25

一般教学都用的vhdl，传说中，如果你vhdl学会了，只用一天时间就能学会verilog，其实学那个不重要，重要的是它的分析方法已经设计调试方法

ERWA · 发表于 2007-12-14 17:45:58

原帖由 zhangzl 于 2007-12-11 12:33 发表

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一般教学都用的vhdl，传说中，如果你vhdl学会了，只用一天时间就能学会verilog，其实学那个不重要，重要的是它的分析方法已经设计调试方法

是吗？

hudie2002 · 发表于 2007-12-17 22:42:56

强烈建议VERILOG

funbobby · 发表于 2007-12-18 18:15:42

verilog

kckc99 · 发表于 2007-12-18 22:45:48

学校都用VHDL, 业界都用Verilog

minker · 发表于 2007-12-18 22:47:54

建议verilog

lijun_leejun · 发表于 2007-12-19 09:37:42

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xawzhg · 发表于 2007-12-20 00:35:02

我也遇到同样的问题,如果撇开容不容易的问题,VHDL和Verilog到底哪一个更常用

navie · 发表于 2007-12-20 09:55:51

两种语言有很多可以类比的概念，重要的是不要把他们当成编程序，这是一种描述语言，不是编程语言，写的时候脑子里是需要有硬件结构的。
建议学习verilog,公司用的比较多。有C基础的会觉得比较容易看懂，但是不要把它当成C。

heite · 发表于 2007-12-21 20:42:05

有C基础的化verilog，没有C的化VHDL

lijun_leejun lijun_leejun 当前离线积分 18 头像被屏蔽	发表于 2007-12-19 09:37:42 \| 显示全部楼层提示: 作者被禁止或删除内容自动屏蔽
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