初学硬件描述语言，学VHDL还是Verilog好？

dinsh · 发表于 2007-12-23 20:38:18

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idoiwant · 发表于 2007-12-23 21:47:11

Verilog
Verilog简单，变量类型没有VHDL复杂
再者，公司里面的IC设计大部分使用Verilog

xdbb · 发表于 2007-12-24 13:45:23

VERILOG—2005 已问世，功能更全，学ＶＥＲＩＬＯＧ　好

sjiton · 发表于 2007-12-24 14:30:10

学verilog吧，这个用的比较多，但是vhdl得要能够看懂。

overage · 发表于 2007-12-25 15:21:34

欧洲vhdl较多，美日verilog多，还是verilog好

cenarius · 发表于 2007-12-27 15:23:15

为了找工作方便，还是用verilog吧

etian · 发表于 2007-12-28 08:20:29

systemverilog is better.

zhouzhiping849 · 发表于 2007-12-28 19:05:08

个人认为学verilog好，与vhdl相比，照工作的时候最好是用verilog。。。

knice08126 · 发表于 2008-2-15 13:55:21

这个问题说实话，不值得去研究，没有定论，如果你学过C，那就先看verilog，没学过的话，就无所谓了。

lysming · 发表于 2008-2-16 21:58:08

Altera推荐verilog，XILINX推荐VHDL，最好两个都会，VHDL繁琐一些，写起来没有VERILOG简洁，看你爱好了

dinsh dinsh 当前离线积分 8424 头像被屏蔽	发表于 2007-12-23 20:38:18 \| 显示全部楼层提示: 作者被禁止或删除内容自动屏蔽
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