28nm 及以下hold time 太难修了

papertiger

fab 要求的条件是 clock 0.9 derate， 几十万个DFF tree，怎么也 1 ns 以上，加上25 ps margain
直联几乎全部hold time问题。

我们直联又多，大家是怎么做的？
这个derate 多少安全？

wushiyiqu

hold time violation一般不就是插buffer吗

赵贵权

jiancijianchi ................

papertiger

   

wushiyiqu 发表于 2020-4-30 11:36
hold time violation一般不就是插buffer吗

这得加很多面积，有点不够。

mythbuster

PR上想想办法，根据数据流结构将def优化一下 把时钟结构仔细梳理一下 应该可以的

拉普达

clock 的tree 做不平，打回去重做……

wushiyiqu

   

papertiger 发表于 2020-4-30 12:00
这得加很多面积，有点不够。

可能需要你打散结构再重新PR了

hdch121212

肯定是能做下来的，首先是看能不能合理划分模块，这样模块内部的regisiter就不用和顶层的做skew平衡了，从而减小时钟树综合的难度，再就是做好时钟树了。hold的derate设置到12%的也做过，你这个只有10%。

SpunkyGG

多从cts入手分析，tree一定要做平。

quanqiutong

   

SpunkyGG 发表于 2020-5-6 10:06
多从cts入手分析，tree一定要做平。

clock tree 做平的意思是skew更小吗？我们这都是野路子，没人说过做平的话题。