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原帖由 jasonlhb 于 2008-10-21 23:30 发表 登录/注册后可看大图 有,拿到公司去合成 我都是RTL寫完,用LDV或Modelsim跑模擬, 用Synplicity Synplify 跑 FPGA 合成, 如果是要出ASIC的,那真的還是要用工作站等級的DC去跑合成比較安心。 PC的環境我認為還是不太穩定,況且 ...
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