关于Fractional PLL环路问题，求助！！！！！！

lwhlwh612

   

wpbuaa 发表于 2019-5-29 09:40
楼上说得对，带宽太大sdm噪声会变很大。我忘了说我的带宽设定是1MHz。是基带pll不是rfpll ...

控制电压存在4mV的高频抖动   频率在2.3G左右    是否因为在稳态时CP电流过大    导致的？

wpbuaa

   

lwhlwh612 发表于 2019-5-29 11:03
控制电压存在4mV的高频抖动   频率在2.3G左右    是否因为在稳态时CP电流过大    导致的？
...

没了解过瞬时特性。这个会不会是vco 耦合过去的

lwhlwh612

   

wpbuaa 发表于 2019-5-29 11:30
没了解过瞬时特性。这个会不会是vco 耦合过去的

就是没搞懂    VCO差不多1.2G得输出频率    控制电压上面得高频抖动大概2.3G    相当于2倍频谐波    找不到原因   

tang66521

   

lwhlwh612 发表于 2019-5-29 11:02
460kHz

带宽太大了，带宽至少要小于1/100的Fref,越小越好，需要折中考虑。

lwhlwh612

   

tang66521 发表于 2019-5-29 11:44
带宽太大了，带宽至少要小于1/100的Fref,越小越好，需要折中考虑。

我看他们文章中    几乎都是快速锁定用400K左右的带宽     理论里面好像是说极限不能超过1/10 ref

tang66521

   

lwhlwh612 发表于 2019-5-29 11:50
我看他们文章中    几乎都是快速锁定用400K左右的带宽     理论里面好像是说极限不能超过1/10 ref
...

小于1/10是对整数PLL而言。小数为了抑制量化噪声带宽要很小，如果小数你要做宽带400kHz,那么你还需要做量化噪声补偿，一般是通过DAC来补偿，看看宽带小数PLL就知道了。或者做带宽切换，锁定过程时是宽带，稳定后切换成窄带。

lwhlwh612

   

tang66521 发表于 2019-5-29 11:59
小于1/10是对整数PLL而言。小数为了抑制量化噪声带宽要很小，如果小数你要做宽带400kHz,那么你还需要做量 ...

懂了，谢谢。因为有锁定要求，准备做带宽变换的方案

lwhlwh612

   

rong00i8 发表于 2019-5-29 09:29
没有采用补偿前提下，环路带宽要足够低来压制sdm noise

请问   CP会引入其他谐波分量吗？    我对VCO的输出进行dft   如图。存在三个小的谐波分量，低频处我觉得应该是M/M+1预分频器的周期性    但是基波两边的两个谐波是怎么来的呢？   这是在整数情况下

磐磬

DSM本身就会在你的PFD输入端引入一个相差的，这个相差的范围是正负Tvco*（DSM的阶数+1），而且因为PFD的增益在PFD输入时钟的相差接近0的时候不是线性的，会发生突变，所以Vctrl上会出现毛刺。

lwhlwh612

   

磐磬 发表于 2019-5-30 17:39
DSM本身就会在你的PFD输入端引入一个相差的，这个相差的范围是正负Tvco*（DSM的阶数+1），而且因为PFD的增 ...

那么我们是否不需要过于纠结控制电压   而应该将目光更多得放到精度和相噪性能上？