关于Fractional PLL环路问题，求助！！！！！！

lwhlwh612

在下初入集成电路行业，最近在研究分数分频PLL的设计，整体环路已经出来了，使用TSMC0.18工艺，分频器部分采用P/S+MASH1-1-1+8/9Divider结构     整数分频功能正常，精度达标   但是一旦开始分数加入之后   CP经过LPF之后的Vctrl比较抖动，看起来没有规律     小数分频时在SDM的LSB上加入了8bits LFSR的高位输出信号作Dither   

我想问的是，分数分频PLL在有分数的情况时，VCO的Vctrl电压是否本来就稳不了，呈现震荡现象？       对于环路LPF和CP应该怎么设置参数，比如CP的电流、环路带宽等？


其他条件：Fref=13MHz    Fvco=1GHz~1.5GHz   分频比：76.9~115.4

求做过这方面的大佬给个经验，小白先谢谢了~

2013102063

帮顶，共同学习

wpbuaa

带sdm的分频本来就处于不锁定的状态，控制电压变是正常的

lwhlwh612

   

wpbuaa 发表于 2019-5-28 20:41
带sdm的分频本来就处于不锁定的状态，控制电压变是正常的

那变化应该不会很大吧  比如100MHz/V的KVCO     控制电压变化最坏的时候有480mV的变化了       我怎么才能确定我的环路LPF设置是对的呢？     因为不加小数的话，纯整数分频  没有任何问题

wpbuaa

参考频率低的话，控制电压变化应该是会比参考频率高的抖动大。不过你这个480mV是有些太大了。
我做的时候没有特别注意LPF的问题，参数我是用ti 的loop filter calculator算的，小数和整数区别不大。
你要保证你的sdm输出是正确的吧

tang66521

现在的环路带宽是多少

rong00i8

没有采用补偿前提下，环路带宽要足够低来压制sdm noise

wpbuaa

楼上说得对，带宽太大sdm噪声会变很大。我忘了说我的带宽设定是1MHz。是基带pll不是rfpll

lwhlwh612

   

wpbuaa 发表于 2019-5-29 09:14
参考频率低的话，控制电压变化应该是会比参考频率高的抖动大。不过你这个480mV是有些太大了。
我做的时候没 ...

用频谱计算出来   中等精度采样的话    小数频谱误差在100KHz左右     在某些小数情况下    抖动非常厉害

lwhlwh612

   

tang66521 发表于 2019-5-29 09:22
现在的环路带宽是多少

460kHz