在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 6954|回复: 33

[资料] RTL Design Style Guide for Verilog HDL

[复制链接]
发表于 2019-3-8 15:27:40 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
RTL Design Style Guide for Verilog HDL.pdf (4.69 MB, 下载次数: 249 )
发表于 2019-3-8 20:51:04 | 显示全部楼层
thanks
发表于 2019-3-9 00:11:25 | 显示全部楼层
thanks
发表于 2019-3-9 11:51:39 | 显示全部楼层
thanks
发表于 2019-3-9 23:20:07 | 显示全部楼层
thanks
发表于 2019-3-11 23:58:57 | 显示全部楼层
thanks for sharing
发表于 2019-3-25 23:32:01 | 显示全部楼层


RTL Design Style Guide for Verilog HDL.pdf
(4.69 MB, 下载次数: 59)
发表于 2019-3-28 11:46:00 | 显示全部楼层
Xilinx Vivado 2018.3 License
发表于 2019-3-28 11:46:36 | 显示全部楼层
Xilinx Vivado 2018.3 License
发表于 2019-3-28 12:11:56 | 显示全部楼层
Xilinx Vivado 2018.3 License
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-17 13:42 , Processed in 0.026352 second(s), 7 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表