关于Power-On-Reset的问题

chudong · 发表于 2007-11-9 09:44:33

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请问各位，如果我要仿真Power-On-Reset电路，一般给电源电压的上升时间是多少？我发现如果上升时间不同的话（从几个us到ms），电路的性能差别很大呀！
谢谢啦！

chudong · 发表于 2007-11-12 09:03:39

没人理我，可能问题太菜了，不过还请各位给点建议！谢谢啦！

godcadence · 发表于 2007-11-12 09:10:32

power on reset电路需要针对不同的上电时间进行仿真，以确保在不同工作条件下的工作稳定。

godcadence · 发表于 2007-11-12 09:12:21

VDD上升时间需要根据实际情况选择，可以选择几个不同的量级进行，比如10ns，10us，100us等。

piao · 发表于 2007-11-14 22:09:30

同意楼上的建议

主要看你的产品主要用在啥样的系统里了

chudong · 发表于 2007-11-15 16:51:15

原帖由 godcadence 于 2007-11-12 09:12 发表
VDD上升时间需要根据实际情况选择，可以选择几个不同的量级进行，比如10ns，10us，100us等。

再问一下：
这是不是说，一般的上电时间均在几百us以内？

piao · 发表于 2007-11-17 23:19:35

如果所在的系统中电源上有个大电容的话，VCC上升可能会达到ms级

linxiulong · 发表于 2007-11-18 17:34:15

luguo.ding

chan0331 · 发表于 2007-11-27 12:16:38

Vdd 上升時間不要估太低
10ms 是很常見的
若是前級ic先開電
vdd 會經由signal line緩慢衝到vdd-0.6
其結果會更糟

ivan27 · 发表于 2007-11-28 12:14:34

我觉得跟系统具体的应用有关，很多时候用10ns仿真不好，可作出来的片子是没问题的

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再问一下？