对于复杂逻辑电路,如何书写高效率的testbench?

iscaszhang · 发表于 2007-10-15 16:10:32

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各位大侠,对于复杂逻辑电路,如何书写高效率的testbench啊?
比如说电路的测试向量非常多,为了能够快速而全面的对设计进行验证,写testbench的时候应该掌握什么样的原则呢?

yppflx · 发表于 2007-10-16 10:29:10

同问高手指点一下

karnizhu · 发表于 2007-10-16 19:49:25

复杂设计的验证，如果使用传统的initialbegin...end之间顺序的编写测试向量的话，效率很低，而且这种定向测试覆盖率可能也不会很高。解决这种低效测试平台设计的做法有以下几个：
（1）使用任务或者函数增加代码的重用性，例如：在某个协议转换模块的验证中，可以将发送数据作为一个任务封装，这样在不同的地方需要发送数据给该协议转换模块时就只只需要写一条任务调用语句即可，省去大量重复的代码编写。
（2）使用事务器或者总线功能模型。在验证系统某个功能模块设计时，一般需要完整的构建该模块实际工作的环境，此时不可能也没必要将系统其他模块也用RTL描述设计，只需要使用行为级描述与被验证模块交互的其余功能模块，而且一般只需要实现这些“虚拟”模块的总线功能即可。事务器或者BFM就是这种“虚拟”的仅用于验证的功能模块。在不同的设计中只要总线接口一致（例如：基于ARM的SoC设计一般使用的是AMBA总线）可以重用事务器或者BFM。
（3）受约束的随机测试。随机测试能够产生大量性质相同的激励，而且能快速达到很高的故障覆盖率，因此目前在早期验证中使用的越来越多。当使用随机测试覆盖率趋于稳定时，就可以考虑使用某些特殊的激励定向去覆盖随机测试无法覆盖的功能。
VerilogHDL语言历史算比较早，诞生之初一般用于数字电路的建模仿真，语言本身对设计的重用性、面向对象特性支持不是很好，而SystemVerilog考虑到目前复杂验证出现的问题，所以建议可以使用SV做复杂功能验证。

[ 本帖最后由 karnizhu 于 2007-10-17 11:29 编辑 ]

zlmdmeail_80 · 发表于 2007-10-16 21:11:28

写的相当不错，晚上回去找你讨教下，目前我正看这个，看郁闷了！

aliaoshaer · 发表于 2007-10-17 10:46:22

tsetbench 是模拟激励信号，因此并不要求太规范
想用verilog写tenchbench，基本上就像写C语言一样。
激励可以在程序中产生，但大型的仿真通常是由C语言写的仿真器输出激励信号，然后tnechbench将文本中的激励信号读入，
然后再输入到被仿真unit的接口。
我写过大量仿真tenchbench，需要参考的可以将email告诉我，发给你参考