求助,学习数字用verilog还是vhdl

abcdezju · 发表于 2007-10-4 15:10:37

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学习数字用verilog还是vhdl,请告诉我两者的区别,优点,缺点

xiaohe8696 · 发表于 2007-10-5 19:56:12

从目前国内形式看，学verilog要好些，虽然很多大学开设课程是VHDL

优缺点：verilog语法类C语言，学起来比较容易入门；VHDL则像FORTRAN,刚学麻烦一点。
另外，verilog的代码效率更高，支持二进制的加减运算，综合时可控制性好，结构级描述比较强

VHDL优势则在于系统级描述。
目前国内公司倾向使用verilog。

karnizhu · 发表于 2007-10-7 17:10:49

这个老掉牙的问题，国外论坛是不允许在版面上讨论（可能是认为讨论的太没有意义了），不过我还是忍不住想说几句：从学习和设计角度来看，学习VHDL或者VerilogHDL没有任何区别，但关键是你所在的团队使用的是VHDL还是VerilogHDL，一个团队还是必须统一的，否则不利于交流和继承，如果你目前还只是学习的话，那可以思考你可能去的团队或者公司那里是使用哪种HDL的，如果你仍然无法确定，那就抓阄吧，或者到书店看到哪本书更和你的胃口，就学哪种语言，因为刚开始学习选用哪种语言确实不重要，将来即使你所在的团队使用另外一种HDL的话，那由一种HDL转另一种HDL是非常容易的一件事，至少比初学者选择学习哪种HDL看起来要容易的多，另外，给一点点带有私心的提示，目前SystemVerilog正渐渐被design house采用作为验证使用，而Synopsys也有计划推出支持SystemVerilog的综合器，SystemVerilog的流行是必然的，至于初学呢还是先暂且不接触这些高级的东东吧，VHDL是我见过编程语言最优雅和严谨的。

zendor · 发表于 2007-10-12 10:54:34

我们公司现在在用AHDL，我正入门学的是VHDL。我也和楼上的想法一样，先学会一种语言，再学其他的应该不难。

lixqing · 发表于 2007-10-13 02:43:25

I like VHDL!! very and so like!!

shuguang0822 · 发表于 2007-10-13 18:11:04

这是一个老话题了，我觉的第一看兴趣，第二看基础。象在中国学校都会教c语言，那学verilog就比较容易上手。学过verilog后还要了解vhdl。

binglingxiao · 发表于 2007-10-20 15:14:00

公司用verilog多些,学校多学习VHDL

binglingxiao · 发表于 2007-10-20 15:15:22

公司用verilog多些,学校多学习VHDL

aliaoshaer · 发表于 2007-10-20 16:28:33

用verilog的现在比较多

苦海梦迷人 · 发表于 2007-10-20 20:34:38

个人感觉初学还是Verilog容易理解！！！！！

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