请教一个综合的问题

lining2168 · 发表于 2007-9-19 22:39:47

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请教一个综合的问题:
我用DC综合,RTL描述中有一个内部信号op_cur,
如果我用assign语句把op_cur的低三位输出到输出端口，高5位不变，综合后功能就不对；如果把op_cur的全部8位都引到输出端口、或是保持其为内部信号，功能就正确；有没有高手知道为什么这样？？是不是只输出部分端口会影响综合，还是synopsys对assign语句有要求？？

现在能确定的一个问题就是那个assign语句的问题，加上这句话功能就错：assign op=op_cur[2:0],不加或加assign op=op_cur就对，（op为输出）

chao_jie · 发表于 2007-9-20 10:12:30

又不知道这些信号的类型是reg还是wire

lining2168 · 发表于 2007-9-20 20:55:43

都是wire 型的

减肥失败 · 发表于 2007-9-21 10:21:20

是不是op定义的位宽不合适

lining2168 · 发表于 2007-9-21 11:33:19

在FPGA里下载都通过了，我觉得是因为op是输出端口，所以受output_delay的约束，所以op_cur的低3位为受output_delay的约束，而高5位不受output_delay 约束

但不能确定，也不知道怎么改

dragonba · 发表于 2007-9-21 12:21:00

用DC综合？然后下载FPGA？DCFPGA在05年就停产了啊。请问是怎么样一个设计流程呢？

有的时候表现出来的问题不一定是真正原因。

建议作一下时序仿真，如果有精力可以做一个最简系统（例如闪灯程序）来试一下。

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