仿真没出结果

Lydia_yy

module ch8(CLK_1M,Q7,Q8,W_en,SUM);   
         input CLK_1M;
         input [7:0]Q7;         
         output [7:0]Q8;
         output W_en;
         output SUM;

         wire [7:0]Q7;
         wire [7:0]Q8;        
         wire W_en;
         wire SUM;

//insert delay-------IP core 移位寄存器
shift D8 (
        .d(Q7), // Bus [7 : 0]
        .clk(CLK_1M),
        .q(Q8)); // Bus [7 : 0]

// fifo----W_en
  assign W_en =1;
  
// The combinational logic block  
  assign SUM = Q7+Q8;
endmodule

想把Q7延时一个单元得Q8，然后在求和。在仿真的时候，SUM为什么是一条线？

fenzaiqi

wire SUM;
assign SUM = Q7+Q8;
你觉得sum应该等于几? 能等于0或1就不错了, 因为它只有1bit位宽.

Lydia_yy

Yes,Thank you!
我实在太晕了，怎么犯了这样的错误。