数字典型电路知识结构地图，请大家参考，也希望积极补充！

rosshardware

http://blog.eetop.cn/blog-758441-6943824.html              2.1 二进制-0和1的奇妙世界
http://blog.eetop.cn/blog-758441-6943841.html              2.2 与或非-万物皆为逻辑门
http://blog.eetop.cn/blog-758441-6943904.html              2.3  半加器与全加器-一切尽在计算中
http://blog.eetop.cn/blog-758441-6943943.html              2.4 组合逻辑-心直口快
http://blog.eetop.cn/blog-758441-6943961.html              2.5 时序逻辑-总是要慢一拍
http://blog.eetop.cn/blog-758441-6943976.html              2.6 RTL设计关键要点-时序与电路
http://blog.eetop.cn/blog-758441-6943989.html              2.7 verilog与VHDL-描述电路的不同外衣
http://blog.eetop.cn/blog-758441-6943995.html              2.8 FPGA与ASIC-本是同根生，相煎何太急


http://blog.eetop.cn/blog-758441-6944056.html              3.1 同步电路&定点与浮点
http://blog.eetop.cn/blog-758441-6944095.html              3.2.2 比较器设计（今日更新章节）

rosshardware

ninghechuan 发表于 2019-10-16 10:20
两个有符号数相乘，比如 8bit乘8bit，结果一般是 16bit
但是实际上，8bit有一位是符号位，所以实际数值是 ...

这个地方之前的回复有点问题哈，两个有符号数相乘，乘积位宽，需要两个乘数位宽相加哈，比如8bits乘8bits，应该需要16bits，为了便于方便理解，我给你举一个2bit*2bit的例子，对于2bits有符号数，最大负数为-2，即10，对吧？ 如果两个乘数都是-2，那么-2 * -2 = 4， 即2‘b10 * 2'b10 = 4’b0100, 如果我们不把乘积扩展位4位，而是保留为3位，即3'b100，那么对于一个有符号数来讲，最高位为符号位，则3‘b100对应有符号十进制数为-4，而不是4。 因此，有符号运算的乘积位宽也需要扩展到两个乘积的位宽之和

rosshardware

http://blog.eetop.cn/blog-758441-6943824.html              2.1 二进制-0和1的奇妙世界
http://blog.eetop.cn/blog-758441-6943841.html              2.2 与或非-万物皆为逻辑门
http://blog.eetop.cn/blog-758441-6943904.html              2.3  半加器与全加器-一切尽在计算中
http://blog.eetop.cn/blog-758441-6943943.html              2.4 组合逻辑-心直口快
http://blog.eetop.cn/blog-758441-6943961.html              2.5 时序逻辑-总是要慢一拍
http://blog.eetop.cn/blog-758441-6943976.html              2.6 RTL设计关键要点-时序与电路
http://blog.eetop.cn/blog-758441-6943989.html              2.7 verilog与VHDL-描述电路的不同外衣
http://blog.eetop.cn/blog-758441-6943995.html              2.8 FPGA与ASIC-本是同根生，相煎何太急


http://blog.eetop.cn/blog-758441-6944056.html              3.1 同步电路&定点与浮点
http://blog.eetop.cn/blog-758441-6944095.html              3.2.2 比较器设计
http://blog.eetop.cn/blog-758441-6944130.html              3.2.3 加法器设计（今日更新章节）

ninghechuan

rosshardware 发表于 2019-10-29 10:38
这个地方之前的回复有点问题哈，两个有符号数相乘，乘积位宽，需要两个乘数位宽相加哈，比如8bits乘8bits ...

多谢楼主解答，我明白了，又回到最开始的问题，所以结构2比结构1在运算电路上会多1bit，虽然少这1bit也可以完全表示精度
请问常规方法下，ac - bd 先乘后减，比如两个输入的实部和虚部都是8bit
那么最后相乘结果的实部和虚部就是16bit，相减时最后是17bit

但是结构2下
需要先预加操作，相乘，再相加
两个8bit数相加为9bit，8bit和9bit相乘后为17bit，最后再相加，最后相乘的结果实部和虚部时18bit

rosshardware

http://blog.eetop.cn/blog-758441-6943824.html              2.1 二进制-0和1的奇妙世界
http://blog.eetop.cn/blog-758441-6943841.html              2.2 与或非-万物皆为逻辑门
http://blog.eetop.cn/blog-758441-6943904.html              2.3  半加器与全加器-一切尽在计算中
http://blog.eetop.cn/blog-758441-6943943.html              2.4 组合逻辑-心直口快
http://blog.eetop.cn/blog-758441-6943961.html              2.5 时序逻辑-总是要慢一拍
http://blog.eetop.cn/blog-758441-6943976.html              2.6 RTL设计关键要点-时序与电路
http://blog.eetop.cn/blog-758441-6943989.html              2.7 verilog与VHDL-描述电路的不同外衣
http://blog.eetop.cn/blog-758441-6943995.html              2.8 FPGA与ASIC-本是同根生，相煎何太急


http://blog.eetop.cn/blog-758441-6944056.html              3.1 同步电路&定点与浮点
http://blog.eetop.cn/blog-758441-6944095.html              3.2.2 比较器设计
http://blog.eetop.cn/blog-758441-6944130.html              3.2.3 加法器设计
http://blog.eetop.cn/blog-758441-6944161.html              3.2.4 乘法器设计（今日更新章节）

elegqw

rosshardware 发表于 2018-9-17 13:51
下面在聊聊有符号减法，从电路结构上讲，只要涉及到减法，理论上其得到的结果就是应该是一个有符号数，所以 ...

这句
always @(*) begin13 c = {(C_WIDTH-A_WIDTH){a[A_WIDTH-1]}},a} -{{C_WIDTH-B_WIDTH{b[B_WIDITH-1]}},b};
运算符有点问题

rosshardware

具体什么问题，请指教！

rosshardware

http://blog.eetop.cn/blog-758441-6943824.html              2.1 二进制-0和1的奇妙世界
http://blog.eetop.cn/blog-758441-6943841.html              2.2 与或非-万物皆为逻辑门
http://blog.eetop.cn/blog-758441-6943904.html              2.3  半加器与全加器-一切尽在计算中
http://blog.eetop.cn/blog-758441-6943943.html              2.4 组合逻辑-心直口快
http://blog.eetop.cn/blog-758441-6943961.html              2.5 时序逻辑-总是要慢一拍
http://blog.eetop.cn/blog-758441-6943976.html              2.6 RTL设计关键要点-时序与电路
http://blog.eetop.cn/blog-758441-6943989.html              2.7 verilog与VHDL-描述电路的不同外衣
http://blog.eetop.cn/blog-758441-6943995.html              2.8 FPGA与ASIC-本是同根生，相煎何太急


http://blog.eetop.cn/blog-758441-6944056.html              3.1 同步电路&定点与浮点
http://blog.eetop.cn/blog-758441-6944095.html              3.2.2 比较器设计
http://blog.eetop.cn/blog-758441-6944130.html              3.2.3 加法器设计
http://blog.eetop.cn/blog-758441-6944161.html              3.2.4 乘法器设计
http://blog.eetop.cn/blog-758441-6944209.html              3.2.5 复数运算（今日更新章节）

rosshardware

http://blog.eetop.cn/blog-758441-6943824.html              2.1 二进制-0和1的奇妙世界
http://blog.eetop.cn/blog-758441-6943841.html              2.2 与或非-万物皆为逻辑门
http://blog.eetop.cn/blog-758441-6943904.html              2.3  半加器与全加器-一切尽在计算中
http://blog.eetop.cn/blog-758441-6943943.html              2.4 组合逻辑-心直口快
http://blog.eetop.cn/blog-758441-6943961.html              2.5 时序逻辑-总是要慢一拍
http://blog.eetop.cn/blog-758441-6943976.html              2.6 RTL设计关键要点-时序与电路
http://blog.eetop.cn/blog-758441-6943989.html              2.7 verilog与VHDL-描述电路的不同外衣
http://blog.eetop.cn/blog-758441-6943995.html              2.8 FPGA与ASIC-本是同根生，相煎何太急


http://blog.eetop.cn/blog-758441-6944056.html              3.1 同步电路&定点与浮点
http://blog.eetop.cn/blog-758441-6944095.html              3.2.2 比较器设计
http://blog.eetop.cn/blog-758441-6944130.html              3.2.3 加法器设计
http://blog.eetop.cn/blog-758441-6944161.html              3.2.4 乘法器设计
http://blog.eetop.cn/blog-758441-6944209.html              3.2.5 复数运算
http://blog.eetop.cn/blog-758441-6944242.html              3.2.6 除法运算（今日更新章节）

martian618

好厉害的样子！