数字典型电路知识结构地图，请大家参考，也希望积极补充！

rosshardware

http://blog.eetop.cn/blog-758441-6943824.html              2.1 二进制-0和1的奇妙世界
http://blog.eetop.cn/blog-758441-6943841.html              2.2 与或非-万物皆为逻辑门
http://blog.eetop.cn/blog-758441-6943904.html              2.3  半加器与全加器-一切尽在计算中
http://blog.eetop.cn/blog-758441-6943943.html              2.4 组合逻辑-心直口快
http://blog.eetop.cn/blog-758441-6943961.html              2.5 时序逻辑-总是要慢一拍
http://blog.eetop.cn/blog-758441-6943976.html              2.6 RTL设计关键要点-时序与电路
http://blog.eetop.cn/blog-758441-6943989.html              2.7 verilog与VHDL-描述电路的不同外衣
http://blog.eetop.cn/blog-758441-6943995.html              2.8 FPGA与ASIC-本是同根生，相煎何太急（今日更新章节）

sunlight369

谢谢楼主分享

rosshardware

我希望大家能够多提意见哈，这样的写法对于初学者来讲，合不合适，尤其里面的例子和Demo的代码，大家尽量提一些的意见哈，越尖锐越好：）

ninghechuan

rosshardware 发表于 2018-9-18 11:11
今天讲一下有符号乘法运算，有符号乘法，也是可以通过例化DW实现，同时也可直接通过* 实现，Demo 代码如下 ...

乘法这里，已经定义成signed了，还写$signed()呀

rosshardware

ninghechuan 发表于 2019-10-14 08:53
乘法这里，已经定义成signed了，还写$signed()呀

这个问题问得很好。
建议大家在使用信号也加上$signed的原因是因为，及时在信号定义时，定义的signed
比如

reg signed [3:0] a;
reg signed [3:0] b;

但是如果使用是，显示申明信号位宽，工具会当成无符号数

比如 c = a[3:0] + b[3:0];

这个工具就会理解为无符号加法，

所以，养成好习惯
c = $signed(a[3:0]) + $signed(b[3:0]);


这样即便我们显示定义了位宽，工具也会当成有符号运算。


所以代码尽量保守一些，出问题的概率会小一些。

ninghechuan

rosshardware 发表于 2018-10-17 10:13
是很久么有更新了，主要最近事情比较多，下面应该是讲复数的加法和乘法了，复数的加法相对比较简单
(a+jb)  ...

多谢楼主分享
请问常规方法下，ac - bd 先乘后减，比如两个输入的实部和虚部都是8bit
那么最后相乘结果的实部和虚部就是16bit，相减时考虑有符号数乘法有两个符号位，可以不用扩位

但是结构2下
需要先预加操作，相乘，再相加
两个8bit数相加为9bit，8bit和9bit相乘后为17bit，最后再相加，考虑到有符号数乘法有两个符号位，可以不用扩位
最后相乘的结果实部和虚部时17bit，

那么是不是移位的用结构2最后的数据输出必常规的方法多1bit，有这个疑问，请楼主帮忙解答！

rosshardware

http://blog.eetop.cn/blog-758441-6944056.html?_dsign=01e06059

rosshardware

http://blog.eetop.cn/blog-758441-6943824.html              2.1 二进制-0和1的奇妙世界
http://blog.eetop.cn/blog-758441-6943841.html              2.2 与或非-万物皆为逻辑门
http://blog.eetop.cn/blog-758441-6943904.html              2.3  半加器与全加器-一切尽在计算中
http://blog.eetop.cn/blog-758441-6943943.html              2.4 组合逻辑-心直口快
http://blog.eetop.cn/blog-758441-6943961.html              2.5 时序逻辑-总是要慢一拍
http://blog.eetop.cn/blog-758441-6943976.html              2.6 RTL设计关键要点-时序与电路
http://blog.eetop.cn/blog-758441-6943989.html              2.7 verilog与VHDL-描述电路的不同外衣
http://blog.eetop.cn/blog-758441-6943995.html              2.8 FPGA与ASIC-本是同根生，相煎何太急


http://blog.eetop.cn/blog-758441-6944056.html              3.1 同步电路&定点与浮点（今日更新章节）

rosshardware

ninghechuan 发表于 2019-10-15 16:09
多谢楼主分享
请问常规方法下，ac - bd 先乘后减，比如两个输入的实部和虚部都是8bit
那么最后相乘结果的 ...

为什么有符号乘法有两个符号位，不用扩位呢？这个地方有点不太理解你的意思哈。

ninghechuan

rosshardware 发表于 2019-10-16 10:04
为什么有符号乘法有两个符号位，不用扩位呢？这个地方有点不太理解你的意思哈。

...

两个有符号数相乘，比如 8bit乘8bit，结果一般是 16bit
但是实际上，8bit有一位是符号位，所以实际数值是7bit，最后其实只需要14bit+1bit符号位，就能表示结果。
但是我们一般直接取16bit，实际上最高位和次高位都是符号位，所以舍去最高bit也可以。

不知道我这样的理解的是否正确，

结合我上面的问题，请问这样理解对吗？