fpga 中调用FIFO 的ip核的问题

jiannanc · 发表于 2018-1-26 11:04:03

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求助fpga 中调用FIFO 的ip核，写入数据正确，读出几组数据中间会有一两个不正确，有谁遇到过类似的情况吗

jiannanc · 发表于 2018-1-26 12:03:34

问题解决了，写时钟一定要大于读时钟才行，不然数据有时候会不正确

maoqiu · 发表于 2018-1-27 10:18:22

读写带宽要匹配才行吧
写时钟快过读时钟就没问题？

rvisk · 发表于 2018-1-27 15:32:23

回复 2# jiannanc

写要看是否写满了，写满了在写，就有问题，读要看是否读空了，读空了再读，就有问题

从逻辑上去向这个问题，不是单纯的看时钟快慢的问题，关注一下信息：读写信号、时钟、空满状态

菜鸟要飞 · 发表于 2018-1-29 16:30:18

回复 2# jiannanc

写比读快，得丢数

Marvin.Liang · 发表于 2018-1-29 20:29:19

一般要根据full和empty信号控制读写吧，满了不写，空了不读，和读写时钟关系不大，FIFO功能之一就是处理跨时钟域的数据

fascinate_lyd98 · 发表于 2018-1-31 12:20:14

学习了。

east0609 · 发表于 2018-2-1 13:48:31

非常感谢很好

haoyz · 发表于 2018-2-4 20:34:10

看看你的指针控制，还有clk是不是连错了，不能同时读写相同地址

jiannanc · 发表于 2018-2-28 11:54:37

回复 4# rvisk

是的，我的意思是空满状态以及几乎空几乎满状态，读写使能都满足的情况下，要注意读写时钟的快慢

[求助] fpga 中调用FIFO 的ip核的问题