fpga 中调用FIFO 的ip核的问题

jiannanc · 发表于 2018-2-28 12:02:33

回复 3# maoqiu

当然还有空满状态，几乎空几乎满状态，以及读写使能一同控制才行，我做的是FPGA当做一个缓存，读取一个大容量的数据信息，存入FIFO，在CPU空闲的时候读出所需的数据，数据存入FIFO的脉冲频率和读出是一致的

murphy522 · 发表于 2018-2-28 16:50:31

读写要依靠空满标记！

jiannanc · 发表于 2018-2-28 17:42:52

回复 5# 菜鸟要飞

写使能比读使能快会丢，但写使能和读使能频率一致时，就必须要写时钟大于读时钟

glace12123 · 发表于 2018-3-1 18:32:46

你最开始对fifo的理解就是错的，现在也别管什么空满了，最原始的fifo操作概念就是，写入多少个，读出就应该多少个，这样才能正确操作。。。。然后你基于此概念，再去利用fifo的full、empty、almost_ful、lmost_empty等去控制读写。

jiannanc · 发表于 2018-3-15 11:16:34

回复 14# glace12123

无话可说，看清楚再回复，OK？

glace12123 · 发表于 2018-3-15 20:37:54

回复 15# jiannanc
恐怕是你自己的理解不够吧，一来就问为啥会丢，后面又得出写入速率一定要比读出速率大才不会丢数这种可笑的FIFO操作结论，不知道你的逻辑入门没有，好了，我不争了，你还是自我陶醉吧。。。。反正我做fifo缓存，无论读、写端谁快谁慢，从未出现丢数，而且吞吐率几乎100%。。。。

jiannanc · 发表于 2018-4-8 16:48:36

本帖最后由 jiannanc 于 2018-4-8 17:33 编辑

回复 16# glace12123 不知道是谁沉浸在自己的世界

jiannanc · 发表于 2018-4-8 16:52:13

本帖最后由 jiannanc 于 2018-4-8 17:26 编辑

回复 16# glace12123

shsoc · 发表于 2018-4-12 15:05:49

goodd

glace12123 · 发表于 2018-4-27 11:53:52

回复 18# jiannanc
不懂何必坚持

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